Design Name | Freq |
Device, Speed (SpeedFile Version) | XC2C256, -6 (14.0 Advance Product Specification) |
Date Created | Thu May 21 22:32:22 2009 |
Created By | Timing Report Generator: version J.36 |
Copyright | Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved. |
Notes and Warnings |
---|
Note: This design contains no timing constraints. |
Note: A default set of constraints using a delay of 0.000ns will be used for analysis. |
Possible asynchronous logic: Clock pin 'RangeKeyStatus.CLKF' has multiple original clock nets 'RangeKInstance/ShRegister<3>_MC.Q' 'RangeKInstance/ShRegister<2>_MC.Q' 'RangeKInstance/ShRegister<1>_MC.Q' 'RangeKInstance/ShRegister<0>_MC.Q'. |
Possible asynchronous logic: Clock pin 'GoKeyStatus.CLKF' has multiple original clock nets 'GoKInstance/ShRegister<3>_MC.Q' 'GoKInstance/ShRegister<2>_MC.Q' 'GoKInstance/ShRegister<1>_MC.Q' 'GoKInstance/ShRegister<0>_MC.Q'. |
Performance Summary | |
---|---|
Min. Clock Period | 12.000 ns. |
Max. Clock Frequency (fSYSTEM) | 83.333 MHz. |
Limited by Clock Pulse Width for RangeKInstance/ShRegister<3>_MC.Q | |
Clock to Setup (tCYC) | 5.000 ns. |
Setup to Clock at the Pad (tSU) | 2.700 ns. |
Clock Pad to Output Pad Delay (tCO) | 17.500 ns. |
Constraint Name | Requirement (ns) | Delay (ns) | Paths | Paths Failing |
---|---|---|---|---|
TS1000 | 0.0 | 0.0 | 0 | 0 |
TS1001 | 0.0 | 0.0 | 0 | 0 |
TS1002 | 0.0 | 0.0 | 0 | 0 |
TS1003 | 0.0 | 0.0 | 0 | 0 |
TS1004 | 0.0 | 0.0 | 0 | 0 |
TS1005 | 0.0 | 0.0 | 0 | 0 |
TS1006 | 0.0 | 0.0 | 0 | 0 |
TS1007 | 0.0 | 0.0 | 0 | 0 |
TS1008 | 0.0 | 0.0 | 0 | 0 |
TS1009 | 0.0 | 0.0 | 0 | 0 |
TS1010 | 0.0 | 0.0 | 0 | 0 |
TS1011 | 0.0 | 0.0 | 0 | 0 |
TS1012 | 0.0 | 0.0 | 0 | 0 |
TS1013 | 0.0 | 0.0 | 0 | 0 |
AUTO_TS_F2F | 0.0 | 5.0 | 715 | 715 |
AUTO_TS_P2P | 0.0 | 17.5 | 13 | 13 |
AUTO_TS_P2F | 0.0 | 5.1 | 7 | 7 |
AUTO_TS_F2P | 0.0 | 8.7 | 201 | 201 |
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|---|---|---|
Cnt100000<0>.Q to Cnt100000<1>.D | 0.000 | 5.000 | -5.000 |
Cnt100000<0>.Q to Cnt100000<3>.D | 0.000 | 5.000 | -5.000 |
Cnt100000<1>.Q to Cnt100000<1>.D | 0.000 | 5.000 | -5.000 |
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|---|---|---|
Clk to Seg_A | 0.000 | 17.500 | -17.500 |
Clk to Seg_B | 0.000 | 17.500 | -17.500 |
Clk to Seg_C | 0.000 | 17.500 | -17.500 |
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|---|---|---|
GoKey to GoKInstance/ShRegister<0>.D | 0.000 | 5.100 | -5.100 |
RangeKey to RangeKInstance/ShRegister<0>.D | 0.000 | 5.100 | -5.100 |
Reset to Clr.D | 0.000 | 4.500 | -4.500 |
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|---|---|---|
HzRange.Q to Seg_A | 0.000 | 8.700 | -8.700 |
HzRange.Q to Seg_B | 0.000 | 8.700 | -8.700 |
HzRange.Q to Seg_C | 0.000 | 8.700 | -8.700 |
Clock | fEXT (MHz) | Reason |
---|---|---|
FInp | 200.000 | Limited by Cycle Time for FInp |
RangeKInstance/ShRegister<3>_MC.Q | 83.333 | Limited by Clock Pulse Width for RangeKInstance/ShRegister<3>_MC.Q |
RangeKInstance/ShRegister<2>_MC.Q | 83.333 | Limited by Clock Pulse Width for RangeKInstance/ShRegister<2>_MC.Q |
RangeKInstance/ShRegister<1>_MC.Q | 83.333 | Limited by Clock Pulse Width for RangeKInstance/ShRegister<1>_MC.Q |
RangeKInstance/ShRegister<0>_MC.Q | 83.333 | Limited by Clock Pulse Width for RangeKInstance/ShRegister<0>_MC.Q |
FDiv<2>_MC.Q | 212.766 | Limited by Cycle Time for FDiv<2>_MC.Q |
GoKInstance/ShRegister<3>_MC.Q | 83.333 | Limited by Clock Pulse Width for GoKInstance/ShRegister<3>_MC.Q |
GoKInstance/ShRegister<2>_MC.Q | 83.333 | Limited by Clock Pulse Width for GoKInstance/ShRegister<2>_MC.Q |
GoKInstance/ShRegister<1>_MC.Q | 83.333 | Limited by Clock Pulse Width for GoKInstance/ShRegister<1>_MC.Q |
GoKInstance/ShRegister<0>_MC.Q | 83.333 | Limited by Clock Pulse Width for GoKInstance/ShRegister<0>_MC.Q |
F1HzCnt<19>_MC.Q | 454.545 | Limited by Clock Pulse Width for F1HzCnt<19>_MC.Q |
Clk | 232.558 | Limited by Cycle Time for Clk |
FClk_MC.Q | 212.766 | Limited by Cycle Time for FClk_MC.Q |
FDiv<3>_MC.Q | 212.766 | Limited by Cycle Time for FDiv<3>_MC.Q |
Source Pad | Setup to clk (edge) | Hold to clk (edge) |
---|---|---|
GoKey | 1.600 | 0.000 |
RangeKey | 1.600 | 0.000 |
Source Pad | Setup to clk (edge) | Hold to clk (edge) |
---|---|---|
Reset | 2.700 | 0.000 |
Destination Pad | Clock (edge) to Pad |
---|---|
Seg_A | 17.500 |
Seg_B | 17.500 |
Seg_C | 17.500 |
Seg_D | 17.500 |
Seg_E | 17.500 |
Seg_F | 17.500 |
Seg_G | 17.500 |
Seg_K | 14.500 |
DSel0 | 14.200 |
DSel1 | 14.200 |
DSel2 | 14.200 |
DSel3 | 14.200 |
RunLed | 8.000 |
Source | Destination | Delay |
---|---|---|
Cnt100000<0>.Q | Cnt100000<1>.D | 5.000 |
Cnt100000<0>.Q | Cnt100000<3>.D | 5.000 |
Cnt100000<1>.Q | Cnt100000<1>.D | 5.000 |
Cnt100000<1>.Q | Cnt100000<3>.D | 5.000 |
Cnt100000<2>.Q | Cnt100000<1>.D | 5.000 |
Cnt100000<2>.Q | Cnt100000<3>.D | 5.000 |
Cnt100000<3>.Q | Cnt100000<1>.D | 5.000 |
Cnt100000<3>.Q | Cnt100000<3>.D | 5.000 |
Cnt10000<0>.Q | Cnt100000<1>.D | 5.000 |
Cnt10000<0>.Q | Cnt100000<3>.D | 5.000 |
Cnt10000<0>.Q | Cnt10000<1>.D | 5.000 |
Cnt10000<0>.Q | Cnt10000<3>.D | 5.000 |
Cnt10000<1>.Q | Cnt100000<1>.D | 5.000 |
Cnt10000<1>.Q | Cnt100000<3>.D | 5.000 |
Cnt10000<1>.Q | Cnt10000<1>.D | 5.000 |
Cnt10000<1>.Q | Cnt10000<3>.D | 5.000 |
Cnt10000<2>.Q | Cnt100000<1>.D | 5.000 |
Cnt10000<2>.Q | Cnt100000<3>.D | 5.000 |
Cnt10000<2>.Q | Cnt10000<1>.D | 5.000 |
Cnt10000<2>.Q | Cnt10000<3>.D | 5.000 |
Cnt10000<3>.Q | Cnt100000<1>.D | 5.000 |
Cnt10000<3>.Q | Cnt100000<3>.D | 5.000 |
Cnt10000<3>.Q | Cnt10000<1>.D | 5.000 |
Cnt10000<3>.Q | Cnt10000<3>.D | 5.000 |
Cnt1000<0>.Q | Cnt100000<1>.D | 5.000 |
Cnt1000<0>.Q | Cnt100000<3>.D | 5.000 |
Cnt1000<0>.Q | Cnt10000<1>.D | 5.000 |
Cnt1000<0>.Q | Cnt10000<3>.D | 5.000 |
Cnt1000<0>.Q | Cnt1000<1>.D | 5.000 |
Cnt1000<0>.Q | Cnt1000<3>.D | 5.000 |
Cnt1000<1>.Q | Cnt100000<1>.D | 5.000 |
Cnt1000<1>.Q | Cnt100000<3>.D | 5.000 |
Cnt1000<1>.Q | Cnt10000<1>.D | 5.000 |
Cnt1000<1>.Q | Cnt10000<3>.D | 5.000 |
Cnt1000<1>.Q | Cnt1000<1>.D | 5.000 |
Cnt1000<1>.Q | Cnt1000<3>.D | 5.000 |
Cnt1000<2>.Q | Cnt100000<1>.D | 5.000 |
Cnt1000<2>.Q | Cnt100000<3>.D | 5.000 |
Cnt1000<2>.Q | Cnt10000<1>.D | 5.000 |
Cnt1000<2>.Q | Cnt10000<3>.D | 5.000 |
Cnt1000<2>.Q | Cnt1000<1>.D | 5.000 |
Cnt1000<2>.Q | Cnt1000<3>.D | 5.000 |
Cnt1000<3>.Q | Cnt100000<1>.D | 5.000 |
Cnt1000<3>.Q | Cnt100000<3>.D | 5.000 |
Cnt1000<3>.Q | Cnt10000<1>.D | 5.000 |
Cnt1000<3>.Q | Cnt10000<3>.D | 5.000 |
Cnt1000<3>.Q | Cnt1000<1>.D | 5.000 |
Cnt1000<3>.Q | Cnt1000<3>.D | 5.000 |
Cnt100<0>.Q | Cnt100000<1>.D | 5.000 |
Cnt100<0>.Q | Cnt100000<3>.D | 5.000 |
Cnt100<0>.Q | Cnt10000<1>.D | 5.000 |
Cnt100<0>.Q | Cnt10000<3>.D | 5.000 |
Cnt100<0>.Q | Cnt1000<1>.D | 5.000 |
Cnt100<0>.Q | Cnt1000<3>.D | 5.000 |
Cnt100<0>.Q | Cnt100<1>.D | 5.000 |
Cnt100<0>.Q | Cnt100<3>.D | 5.000 |
Cnt100<1>.Q | Cnt100000<1>.D | 5.000 |
Cnt100<1>.Q | Cnt100000<3>.D | 5.000 |
Cnt100<1>.Q | Cnt10000<1>.D | 5.000 |
Cnt100<1>.Q | Cnt10000<3>.D | 5.000 |
Cnt100<1>.Q | Cnt1000<1>.D | 5.000 |
Cnt100<1>.Q | Cnt1000<3>.D | 5.000 |
Cnt100<1>.Q | Cnt100<1>.D | 5.000 |
Cnt100<1>.Q | Cnt100<3>.D | 5.000 |
Cnt100<2>.Q | Cnt100000<1>.D | 5.000 |
Cnt100<2>.Q | Cnt100000<3>.D | 5.000 |
Cnt100<2>.Q | Cnt10000<1>.D | 5.000 |
Cnt100<2>.Q | Cnt10000<3>.D | 5.000 |
Cnt100<2>.Q | Cnt1000<1>.D | 5.000 |
Cnt100<2>.Q | Cnt1000<3>.D | 5.000 |
Cnt100<2>.Q | Cnt100<1>.D | 5.000 |
Cnt100<2>.Q | Cnt100<3>.D | 5.000 |
Cnt100<3>.Q | Cnt100000<1>.D | 5.000 |
Cnt100<3>.Q | Cnt100000<3>.D | 5.000 |
Cnt100<3>.Q | Cnt10000<1>.D | 5.000 |
Cnt100<3>.Q | Cnt10000<3>.D | 5.000 |
Cnt100<3>.Q | Cnt1000<1>.D | 5.000 |
Cnt100<3>.Q | Cnt1000<3>.D | 5.000 |
Cnt100<3>.Q | Cnt100<1>.D | 5.000 |
Cnt100<3>.Q | Cnt100<3>.D | 5.000 |
Cnt10<0>.Q | Cnt100000<1>.D | 5.000 |
Cnt10<0>.Q | Cnt100000<3>.D | 5.000 |
Cnt10<0>.Q | Cnt10000<1>.D | 5.000 |
Cnt10<0>.Q | Cnt10000<3>.D | 5.000 |
Cnt10<0>.Q | Cnt1000<1>.D | 5.000 |
Cnt10<0>.Q | Cnt1000<3>.D | 5.000 |
Cnt10<0>.Q | Cnt100<1>.D | 5.000 |
Cnt10<0>.Q | Cnt100<3>.D | 5.000 |
Cnt10<0>.Q | Cnt10<1>.D | 5.000 |
Cnt10<0>.Q | Cnt10<3>.D | 5.000 |
Cnt10<1>.Q | Cnt100000<1>.D | 5.000 |
Cnt10<1>.Q | Cnt100000<3>.D | 5.000 |
Cnt10<1>.Q | Cnt10000<1>.D | 5.000 |
Cnt10<1>.Q | Cnt10000<3>.D | 5.000 |
Cnt10<1>.Q | Cnt1000<1>.D | 5.000 |
Cnt10<1>.Q | Cnt1000<3>.D | 5.000 |
Cnt10<1>.Q | Cnt100<1>.D | 5.000 |
Cnt10<1>.Q | Cnt100<3>.D | 5.000 |
Cnt10<1>.Q | Cnt10<1>.D | 5.000 |
Cnt10<1>.Q | Cnt10<3>.D | 5.000 |
Cnt10<2>.Q | Cnt100000<1>.D | 5.000 |
Cnt10<2>.Q | Cnt100000<3>.D | 5.000 |
Cnt10<2>.Q | Cnt10000<1>.D | 5.000 |
Cnt10<2>.Q | Cnt10000<3>.D | 5.000 |
Cnt10<2>.Q | Cnt1000<1>.D | 5.000 |
Cnt10<2>.Q | Cnt1000<3>.D | 5.000 |
Cnt10<2>.Q | Cnt100<1>.D | 5.000 |
Cnt10<2>.Q | Cnt100<3>.D | 5.000 |
Cnt10<2>.Q | Cnt10<1>.D | 5.000 |
Cnt10<2>.Q | Cnt10<3>.D | 5.000 |
Cnt10<3>.Q | Cnt100000<1>.D | 5.000 |
Cnt10<3>.Q | Cnt100000<3>.D | 5.000 |
Cnt10<3>.Q | Cnt10000<1>.D | 5.000 |
Cnt10<3>.Q | Cnt10000<3>.D | 5.000 |
Cnt10<3>.Q | Cnt1000<1>.D | 5.000 |
Cnt10<3>.Q | Cnt1000<3>.D | 5.000 |
Cnt10<3>.Q | Cnt100<1>.D | 5.000 |
Cnt10<3>.Q | Cnt100<3>.D | 5.000 |
Cnt10<3>.Q | Cnt10<1>.D | 5.000 |
Cnt10<3>.Q | Cnt10<3>.D | 5.000 |
Cnt1<0>.Q | Cnt100000<1>.D | 5.000 |
Cnt1<0>.Q | Cnt100000<3>.D | 5.000 |
Cnt1<0>.Q | Cnt10000<1>.D | 5.000 |
Cnt1<0>.Q | Cnt10000<3>.D | 5.000 |
Cnt1<0>.Q | Cnt1000<1>.D | 5.000 |
Cnt1<0>.Q | Cnt1000<3>.D | 5.000 |
Cnt1<0>.Q | Cnt100<1>.D | 5.000 |
Cnt1<0>.Q | Cnt100<3>.D | 5.000 |
Cnt1<0>.Q | Cnt10<1>.D | 5.000 |
Cnt1<0>.Q | Cnt10<3>.D | 5.000 |
Cnt1<0>.Q | Cnt1<1>.D | 5.000 |
Cnt1<0>.Q | Cnt1<3>.D | 5.000 |
Cnt1<1>.Q | Cnt100000<1>.D | 5.000 |
Cnt1<1>.Q | Cnt100000<3>.D | 5.000 |
Cnt1<1>.Q | Cnt10000<1>.D | 5.000 |
Cnt1<1>.Q | Cnt10000<3>.D | 5.000 |
Cnt1<1>.Q | Cnt1000<1>.D | 5.000 |
Cnt1<1>.Q | Cnt1000<3>.D | 5.000 |
Cnt1<1>.Q | Cnt100<1>.D | 5.000 |
Cnt1<1>.Q | Cnt100<3>.D | 5.000 |
Cnt1<1>.Q | Cnt10<1>.D | 5.000 |
Cnt1<1>.Q | Cnt10<3>.D | 5.000 |
Cnt1<1>.Q | Cnt1<1>.D | 5.000 |
Cnt1<1>.Q | Cnt1<3>.D | 5.000 |
Cnt1<2>.Q | Cnt100000<1>.D | 5.000 |
Cnt1<2>.Q | Cnt100000<3>.D | 5.000 |
Cnt1<2>.Q | Cnt10000<1>.D | 5.000 |
Cnt1<2>.Q | Cnt10000<3>.D | 5.000 |
Cnt1<2>.Q | Cnt1000<1>.D | 5.000 |
Cnt1<2>.Q | Cnt1000<3>.D | 5.000 |
Cnt1<2>.Q | Cnt100<1>.D | 5.000 |
Cnt1<2>.Q | Cnt100<3>.D | 5.000 |
Cnt1<2>.Q | Cnt10<1>.D | 5.000 |
Cnt1<2>.Q | Cnt10<3>.D | 5.000 |
Cnt1<2>.Q | Cnt1<1>.D | 5.000 |
Cnt1<2>.Q | Cnt1<3>.D | 5.000 |
Cnt1<3>.Q | Cnt100000<1>.D | 5.000 |
Cnt1<3>.Q | Cnt100000<3>.D | 5.000 |
Cnt1<3>.Q | Cnt10000<1>.D | 5.000 |
Cnt1<3>.Q | Cnt10000<3>.D | 5.000 |
Cnt1<3>.Q | Cnt1000<1>.D | 5.000 |
Cnt1<3>.Q | Cnt1000<3>.D | 5.000 |
Cnt1<3>.Q | Cnt100<1>.D | 5.000 |
Cnt1<3>.Q | Cnt100<3>.D | 5.000 |
Cnt1<3>.Q | Cnt10<1>.D | 5.000 |
Cnt1<3>.Q | Cnt10<3>.D | 5.000 |
Cnt1<3>.Q | Cnt1<1>.D | 5.000 |
Cnt1<3>.Q | Cnt1<3>.D | 5.000 |
Cnt100000<0>.Q | Cnt100000<2>.D | 4.700 |
Cnt100000<1>.Q | Cnt100000<2>.D | 4.700 |
Cnt10000<0>.Q | Cnt100000<0>.D | 4.700 |
Cnt10000<0>.Q | Cnt100000<2>.D | 4.700 |
Cnt10000<0>.Q | Cnt10000<2>.D | 4.700 |
Cnt10000<1>.Q | Cnt100000<0>.D | 4.700 |
Cnt10000<1>.Q | Cnt100000<2>.D | 4.700 |
Cnt10000<1>.Q | Cnt10000<2>.D | 4.700 |
Cnt10000<2>.Q | Cnt100000<0>.D | 4.700 |
Cnt10000<2>.Q | Cnt100000<2>.D | 4.700 |
Cnt10000<3>.Q | Cnt100000<0>.D | 4.700 |
Cnt10000<3>.Q | Cnt100000<2>.D | 4.700 |
Cnt1000<0>.Q | Cnt100000<0>.D | 4.700 |
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