Timing Report

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Design Name PushCnt
Device, Speed (SpeedFile Version) XC2C256, -6 (14.0 Advance Product Specification)
Date Created Mon Apr 13 23:52:21 2009
Created By Timing Report Generator: version J.36
Copyright Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.
Possible asynchronous logic: Clock pin 'FB2__ctinst/4' has multiple original clock nets 'PushKeyIn' 'ModeSw' 'KeyLed_MC.Q'.
Possible asynchronous logic: Clock pin 'FB1__ctinst/4' has multiple original clock nets 'PushKeyIn' 'ModeSw' 'KeyLed_MC.Q'.
Possible asynchronous logic: Clock pin 'FB14__ctinst/4' has multiple original clock nets 'Key0Instance/ShRegister<3>_MC.Q' 'Key0Instance/ShRegister<2>_MC.Q' 'Key0Instance/ShRegister<1>_MC.Q' 'Key0Instance/ShRegister<0>_MC.Q'.

Performance Summary
Min. Clock Period 12.000 ns.
Max. Clock Frequency (fSYSTEM) 83.333 MHz.
Limited by Clock Pulse Width for FClk_MC.Q
Clock to Setup (tCYC) 5.000 ns.
Pad to Pad Delay (tPD) 5.700 ns.
Setup to Clock at the Pad (tSU) 1.600 ns.
Clock Pad to Output Pad Delay (tCO) 27.500 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
TS1002 0.0 0.0 0 0
TS1003 0.0 0.0 0 0
TS1004 0.0 0.0 0 0
TS1005 0.0 0.0 0 0
TS1006 0.0 0.0 0 0
TS1007 0.0 0.0 0 0
TS1008 0.0 0.0 0 0
TS1009 0.0 0.0 0 0
TS1010 0.0 0.0 0 0
AUTO_TS_F2F 0.0 5.0 178 178
AUTO_TS_P2P 0.0 27.5 27 27
AUTO_TS_P2F 0.0 6.8 6 6
AUTO_TS_F2P 0.0 11.4 135 135


Constraint: TS1000

Description: PERIOD:PERIOD_PushKeyIn:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_ModeSw:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1002

Description: PERIOD:PERIOD_KeyLed_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1003

Description: PERIOD:PERIOD_FDiv<4>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1004

Description: PERIOD:PERIOD_Key0Instance/ShRegister<3>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1005

Description: PERIOD:PERIOD_Key0Instance/ShRegister<2>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1006

Description: PERIOD:PERIOD_Key0Instance/ShRegister<1>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1007

Description: PERIOD:PERIOD_Key0Instance/ShRegister<0>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1008

Description: PERIOD:PERIOD_Clk:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1009

Description: PERIOD:PERIOD_FClk_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1010

Description: PERIOD:PERIOD_FDiv<3>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Cnt1000<0>.Q to Cnt1000<1>.D 0.000 5.000 -5.000
Cnt1000<0>.Q to Cnt1000<3>.D 0.000 5.000 -5.000
Cnt1000<1>.Q to Cnt1000<1>.D 0.000 5.000 -5.000


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Clk to Seg_A 0.000 27.500 -27.500
Clk to Seg_B 0.000 27.500 -27.500
Clk to Seg_C 0.000 27.500 -27.500


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
ModeSw to FB1__ctinst/4 0.000 6.800 -6.800
ModeSw to FB2__ctinst/4 0.000 6.800 -6.800
PushKeyIn to FB1__ctinst/4 0.000 6.800 -6.800


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
MuxDisplInstance/SelCnt<0>.Q to Seg_A 0.000 11.400 -11.400
MuxDisplInstance/SelCnt<0>.Q to Seg_B 0.000 11.400 -11.400
MuxDisplInstance/SelCnt<0>.Q to Seg_C 0.000 11.400 -11.400



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
PushKeyIn 200.000 Limited by Cycle Time for PushKeyIn
ModeSw 200.000 Limited by Cycle Time for ModeSw
KeyLed_MC.Q 200.000 Limited by Cycle Time for KeyLed_MC.Q
FDiv<4>_MC.Q 212.766 Limited by Cycle Time for FDiv<4>_MC.Q
Key0Instance/ShRegister<3>_MC.Q 454.545 Limited by Clock Pulse Width for Key0Instance/ShRegister<3>_MC.Q
Key0Instance/ShRegister<2>_MC.Q 454.545 Limited by Clock Pulse Width for Key0Instance/ShRegister<2>_MC.Q
Key0Instance/ShRegister<1>_MC.Q 454.545 Limited by Clock Pulse Width for Key0Instance/ShRegister<1>_MC.Q
Key0Instance/ShRegister<0>_MC.Q 454.545 Limited by Clock Pulse Width for Key0Instance/ShRegister<0>_MC.Q
Clk 256.410 Limited by Cycle Time for Clk
FClk_MC.Q 83.333 Limited by Clock Pulse Width for FClk_MC.Q
FDiv<3>_MC.Q 83.333 Limited by Clock Pulse Width for FDiv<3>_MC.Q

Setup/Hold Times for Clocks

Setup/Hold Times for Clock FDiv<4>.Q
Source Pad Setup to clk (edge) Hold to clk (edge)
PushKeyIn 1.600 0.000


Clock to Pad Timing

Clock PushKeyIn to Pad
Destination Pad Clock (edge) to Pad
Seg_A 15.500
Seg_B 15.500
Seg_C 15.500
Seg_D 15.500
Seg_E 15.500
Seg_F 15.500
Seg_G 15.500

Clock ModeSw to Pad
Destination Pad Clock (edge) to Pad
Seg_A 15.500
Seg_B 15.500
Seg_C 15.500
Seg_D 15.500
Seg_E 15.500
Seg_F 15.500
Seg_G 15.500

Clock Clk to Pad
Destination Pad Clock (edge) to Pad
Seg_A 27.500
Seg_B 27.500
Seg_C 27.500
Seg_D 27.500
Seg_E 27.500
Seg_F 27.500
Seg_G 27.500
KeyLed 15.000
DSel0 14.200
DSel1 14.200
DSel2 14.200
DSel3 14.200


Clock to Setup Times for Clocks

Clock to Setup for clock PushKeyIn
Source Destination Delay
Cnt1000<0>.Q Cnt1000<1>.D 5.000
Cnt1000<0>.Q Cnt1000<3>.D 5.000
Cnt1000<1>.Q Cnt1000<1>.D 5.000
Cnt1000<1>.Q Cnt1000<3>.D 5.000
Cnt1000<2>.Q Cnt1000<1>.D 5.000
Cnt1000<2>.Q Cnt1000<3>.D 5.000
Cnt1000<3>.Q Cnt1000<1>.D 5.000
Cnt1000<3>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt1000<1>.D 5.000
Cnt100<0>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt100<1>.D 5.000
Cnt100<0>.Q Cnt100<3>.D 5.000
Cnt100<1>.Q Cnt1000<1>.D 5.000
Cnt100<1>.Q Cnt1000<3>.D 5.000
Cnt100<1>.Q Cnt100<1>.D 5.000
Cnt100<1>.Q Cnt100<3>.D 5.000
Cnt100<2>.Q Cnt1000<1>.D 5.000
Cnt100<2>.Q Cnt1000<3>.D 5.000
Cnt100<2>.Q Cnt100<1>.D 5.000
Cnt100<2>.Q Cnt100<3>.D 5.000
Cnt100<3>.Q Cnt1000<1>.D 5.000
Cnt100<3>.Q Cnt1000<3>.D 5.000
Cnt100<3>.Q Cnt100<1>.D 5.000
Cnt100<3>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt1000<1>.D 5.000
Cnt10<0>.Q Cnt1000<3>.D 5.000
Cnt10<0>.Q Cnt100<1>.D 5.000
Cnt10<0>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt10<1>.D 5.000
Cnt10<0>.Q Cnt10<3>.D 5.000
Cnt10<1>.Q Cnt1000<1>.D 5.000
Cnt10<1>.Q Cnt1000<3>.D 5.000
Cnt10<1>.Q Cnt100<1>.D 5.000
Cnt10<1>.Q Cnt100<3>.D 5.000
Cnt10<1>.Q Cnt10<1>.D 5.000
Cnt10<1>.Q Cnt10<3>.D 5.000
Cnt10<2>.Q Cnt1000<1>.D 5.000
Cnt10<2>.Q Cnt1000<3>.D 5.000
Cnt10<2>.Q Cnt100<1>.D 5.000
Cnt10<2>.Q Cnt100<3>.D 5.000
Cnt10<2>.Q Cnt10<1>.D 5.000
Cnt10<2>.Q Cnt10<3>.D 5.000
Cnt10<3>.Q Cnt1000<1>.D 5.000
Cnt10<3>.Q Cnt1000<3>.D 5.000
Cnt10<3>.Q Cnt100<1>.D 5.000
Cnt10<3>.Q Cnt100<3>.D 5.000
Cnt10<3>.Q Cnt10<1>.D 5.000
Cnt10<3>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1000<1>.D 5.000
Cnt1<0>.Q Cnt1000<3>.D 5.000
Cnt1<0>.Q Cnt100<1>.D 5.000
Cnt1<0>.Q Cnt100<3>.D 5.000
Cnt1<0>.Q Cnt10<1>.D 5.000
Cnt1<0>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1<1>.D 5.000
Cnt1<0>.Q Cnt1<3>.D 5.000
Cnt1<1>.Q Cnt1000<1>.D 5.000
Cnt1<1>.Q Cnt1000<3>.D 5.000
Cnt1<1>.Q Cnt100<1>.D 5.000
Cnt1<1>.Q Cnt100<3>.D 5.000
Cnt1<1>.Q Cnt10<1>.D 5.000
Cnt1<1>.Q Cnt10<3>.D 5.000
Cnt1<1>.Q Cnt1<1>.D 5.000
Cnt1<1>.Q Cnt1<3>.D 5.000
Cnt1<2>.Q Cnt1000<1>.D 5.000
Cnt1<2>.Q Cnt1000<3>.D 5.000
Cnt1<2>.Q Cnt100<1>.D 5.000
Cnt1<2>.Q Cnt100<3>.D 5.000
Cnt1<2>.Q Cnt10<1>.D 5.000
Cnt1<2>.Q Cnt10<3>.D 5.000
Cnt1<2>.Q Cnt1<1>.D 5.000
Cnt1<2>.Q Cnt1<3>.D 5.000
Cnt1<3>.Q Cnt1000<1>.D 5.000
Cnt1<3>.Q Cnt1000<3>.D 5.000
Cnt1<3>.Q Cnt100<1>.D 5.000
Cnt1<3>.Q Cnt100<3>.D 5.000
Cnt1<3>.Q Cnt10<1>.D 5.000
Cnt1<3>.Q Cnt10<3>.D 5.000
Cnt1<3>.Q Cnt1<1>.D 5.000
Cnt1<3>.Q Cnt1<3>.D 5.000
Cnt1000<0>.Q Cnt1000<2>.D 4.700
Cnt1000<1>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt1000<0>.D 4.700
Cnt100<0>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt100<2>.D 4.700
Cnt100<1>.Q Cnt1000<0>.D 4.700
Cnt100<1>.Q Cnt1000<2>.D 4.700
Cnt100<1>.Q Cnt100<2>.D 4.700
Cnt100<2>.Q Cnt1000<0>.D 4.700
Cnt100<2>.Q Cnt1000<2>.D 4.700
Cnt100<3>.Q Cnt1000<0>.D 4.700
Cnt100<3>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt1000<0>.D 4.700
Cnt10<0>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt100<0>.D 4.700
Cnt10<0>.Q Cnt100<2>.D 4.700
Cnt10<0>.Q Cnt10<2>.D 4.700
Cnt10<1>.Q Cnt1000<0>.D 4.700
Cnt10<1>.Q Cnt1000<2>.D 4.700
Cnt10<1>.Q Cnt100<0>.D 4.700
Cnt10<1>.Q Cnt100<2>.D 4.700
Cnt10<1>.Q Cnt10<2>.D 4.700
Cnt10<2>.Q Cnt1000<0>.D 4.700
Cnt10<2>.Q Cnt1000<2>.D 4.700
Cnt10<2>.Q Cnt100<0>.D 4.700
Cnt10<2>.Q Cnt100<2>.D 4.700
Cnt10<3>.Q Cnt1000<0>.D 4.700
Cnt10<3>.Q Cnt1000<2>.D 4.700
Cnt10<3>.Q Cnt100<0>.D 4.700
Cnt10<3>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt1000<0>.D 4.700
Cnt1<0>.Q Cnt1000<2>.D 4.700
Cnt1<0>.Q Cnt100<0>.D 4.700
Cnt1<0>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt10<0>.D 4.700
Cnt1<0>.Q Cnt10<2>.D 4.700
Cnt1<0>.Q Cnt1<2>.D 4.700
Cnt1<1>.Q Cnt1000<0>.D 4.700
Cnt1<1>.Q Cnt1000<2>.D 4.700
Cnt1<1>.Q Cnt100<0>.D 4.700
Cnt1<1>.Q Cnt100<2>.D 4.700
Cnt1<1>.Q Cnt10<0>.D 4.700
Cnt1<1>.Q Cnt10<2>.D 4.700
Cnt1<1>.Q Cnt1<2>.D 4.700
Cnt1<2>.Q Cnt1000<0>.D 4.700
Cnt1<2>.Q Cnt1000<2>.D 4.700
Cnt1<2>.Q Cnt100<0>.D 4.700
Cnt1<2>.Q Cnt100<2>.D 4.700
Cnt1<2>.Q Cnt10<0>.D 4.700
Cnt1<2>.Q Cnt10<2>.D 4.700
Cnt1<3>.Q Cnt1000<0>.D 4.700
Cnt1<3>.Q Cnt1000<2>.D 4.700
Cnt1<3>.Q Cnt100<0>.D 4.700
Cnt1<3>.Q Cnt100<2>.D 4.700
Cnt1<3>.Q Cnt10<0>.D 4.700
Cnt1<3>.Q Cnt10<2>.D 4.700

Clock to Setup for clock ModeSw
Source Destination Delay
Cnt1000<0>.Q Cnt1000<1>.D 5.000
Cnt1000<0>.Q Cnt1000<3>.D 5.000
Cnt1000<1>.Q Cnt1000<1>.D 5.000
Cnt1000<1>.Q Cnt1000<3>.D 5.000
Cnt1000<2>.Q Cnt1000<1>.D 5.000
Cnt1000<2>.Q Cnt1000<3>.D 5.000
Cnt1000<3>.Q Cnt1000<1>.D 5.000
Cnt1000<3>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt1000<1>.D 5.000
Cnt100<0>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt100<1>.D 5.000
Cnt100<0>.Q Cnt100<3>.D 5.000
Cnt100<1>.Q Cnt1000<1>.D 5.000
Cnt100<1>.Q Cnt1000<3>.D 5.000
Cnt100<1>.Q Cnt100<1>.D 5.000
Cnt100<1>.Q Cnt100<3>.D 5.000
Cnt100<2>.Q Cnt1000<1>.D 5.000
Cnt100<2>.Q Cnt1000<3>.D 5.000
Cnt100<2>.Q Cnt100<1>.D 5.000
Cnt100<2>.Q Cnt100<3>.D 5.000
Cnt100<3>.Q Cnt1000<1>.D 5.000
Cnt100<3>.Q Cnt1000<3>.D 5.000
Cnt100<3>.Q Cnt100<1>.D 5.000
Cnt100<3>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt1000<1>.D 5.000
Cnt10<0>.Q Cnt1000<3>.D 5.000
Cnt10<0>.Q Cnt100<1>.D 5.000
Cnt10<0>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt10<1>.D 5.000
Cnt10<0>.Q Cnt10<3>.D 5.000
Cnt10<1>.Q Cnt1000<1>.D 5.000
Cnt10<1>.Q Cnt1000<3>.D 5.000
Cnt10<1>.Q Cnt100<1>.D 5.000
Cnt10<1>.Q Cnt100<3>.D 5.000
Cnt10<1>.Q Cnt10<1>.D 5.000
Cnt10<1>.Q Cnt10<3>.D 5.000
Cnt10<2>.Q Cnt1000<1>.D 5.000
Cnt10<2>.Q Cnt1000<3>.D 5.000
Cnt10<2>.Q Cnt100<1>.D 5.000
Cnt10<2>.Q Cnt100<3>.D 5.000
Cnt10<2>.Q Cnt10<1>.D 5.000
Cnt10<2>.Q Cnt10<3>.D 5.000
Cnt10<3>.Q Cnt1000<1>.D 5.000
Cnt10<3>.Q Cnt1000<3>.D 5.000
Cnt10<3>.Q Cnt100<1>.D 5.000
Cnt10<3>.Q Cnt100<3>.D 5.000
Cnt10<3>.Q Cnt10<1>.D 5.000
Cnt10<3>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1000<1>.D 5.000
Cnt1<0>.Q Cnt1000<3>.D 5.000
Cnt1<0>.Q Cnt100<1>.D 5.000
Cnt1<0>.Q Cnt100<3>.D 5.000
Cnt1<0>.Q Cnt10<1>.D 5.000
Cnt1<0>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1<1>.D 5.000
Cnt1<0>.Q Cnt1<3>.D 5.000
Cnt1<1>.Q Cnt1000<1>.D 5.000
Cnt1<1>.Q Cnt1000<3>.D 5.000
Cnt1<1>.Q Cnt100<1>.D 5.000
Cnt1<1>.Q Cnt100<3>.D 5.000
Cnt1<1>.Q Cnt10<1>.D 5.000
Cnt1<1>.Q Cnt10<3>.D 5.000
Cnt1<1>.Q Cnt1<1>.D 5.000
Cnt1<1>.Q Cnt1<3>.D 5.000
Cnt1<2>.Q Cnt1000<1>.D 5.000
Cnt1<2>.Q Cnt1000<3>.D 5.000
Cnt1<2>.Q Cnt100<1>.D 5.000
Cnt1<2>.Q Cnt100<3>.D 5.000
Cnt1<2>.Q Cnt10<1>.D 5.000
Cnt1<2>.Q Cnt10<3>.D 5.000
Cnt1<2>.Q Cnt1<1>.D 5.000
Cnt1<2>.Q Cnt1<3>.D 5.000
Cnt1<3>.Q Cnt1000<1>.D 5.000
Cnt1<3>.Q Cnt1000<3>.D 5.000
Cnt1<3>.Q Cnt100<1>.D 5.000
Cnt1<3>.Q Cnt100<3>.D 5.000
Cnt1<3>.Q Cnt10<1>.D 5.000
Cnt1<3>.Q Cnt10<3>.D 5.000
Cnt1<3>.Q Cnt1<1>.D 5.000
Cnt1<3>.Q Cnt1<3>.D 5.000
Cnt1000<0>.Q Cnt1000<2>.D 4.700
Cnt1000<1>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt1000<0>.D 4.700
Cnt100<0>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt100<2>.D 4.700
Cnt100<1>.Q Cnt1000<0>.D 4.700
Cnt100<1>.Q Cnt1000<2>.D 4.700
Cnt100<1>.Q Cnt100<2>.D 4.700
Cnt100<2>.Q Cnt1000<0>.D 4.700
Cnt100<2>.Q Cnt1000<2>.D 4.700
Cnt100<3>.Q Cnt1000<0>.D 4.700
Cnt100<3>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt1000<0>.D 4.700
Cnt10<0>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt100<0>.D 4.700
Cnt10<0>.Q Cnt100<2>.D 4.700
Cnt10<0>.Q Cnt10<2>.D 4.700
Cnt10<1>.Q Cnt1000<0>.D 4.700
Cnt10<1>.Q Cnt1000<2>.D 4.700
Cnt10<1>.Q Cnt100<0>.D 4.700
Cnt10<1>.Q Cnt100<2>.D 4.700
Cnt10<1>.Q Cnt10<2>.D 4.700
Cnt10<2>.Q Cnt1000<0>.D 4.700
Cnt10<2>.Q Cnt1000<2>.D 4.700
Cnt10<2>.Q Cnt100<0>.D 4.700
Cnt10<2>.Q Cnt100<2>.D 4.700
Cnt10<3>.Q Cnt1000<0>.D 4.700
Cnt10<3>.Q Cnt1000<2>.D 4.700
Cnt10<3>.Q Cnt100<0>.D 4.700
Cnt10<3>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt1000<0>.D 4.700
Cnt1<0>.Q Cnt1000<2>.D 4.700
Cnt1<0>.Q Cnt100<0>.D 4.700
Cnt1<0>.Q Cnt100<2>.D 4.700
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Cnt1<1>.Q Cnt1000<2>.D 4.700
Cnt1<1>.Q Cnt100<0>.D 4.700
Cnt1<1>.Q Cnt100<2>.D 4.700
Cnt1<1>.Q Cnt10<0>.D 4.700
Cnt1<1>.Q Cnt10<2>.D 4.700
Cnt1<1>.Q Cnt1<2>.D 4.700
Cnt1<2>.Q Cnt1000<0>.D 4.700
Cnt1<2>.Q Cnt1000<2>.D 4.700
Cnt1<2>.Q Cnt100<0>.D 4.700
Cnt1<2>.Q Cnt100<2>.D 4.700
Cnt1<2>.Q Cnt10<0>.D 4.700
Cnt1<2>.Q Cnt10<2>.D 4.700
Cnt1<3>.Q Cnt1000<0>.D 4.700
Cnt1<3>.Q Cnt1000<2>.D 4.700
Cnt1<3>.Q Cnt100<0>.D 4.700
Cnt1<3>.Q Cnt100<2>.D 4.700
Cnt1<3>.Q Cnt10<0>.D 4.700
Cnt1<3>.Q Cnt10<2>.D 4.700

Clock to Setup for clock KeyLed.Q
Source Destination Delay
Cnt1000<0>.Q Cnt1000<1>.D 5.000
Cnt1000<0>.Q Cnt1000<3>.D 5.000
Cnt1000<1>.Q Cnt1000<1>.D 5.000
Cnt1000<1>.Q Cnt1000<3>.D 5.000
Cnt1000<2>.Q Cnt1000<1>.D 5.000
Cnt1000<2>.Q Cnt1000<3>.D 5.000
Cnt1000<3>.Q Cnt1000<1>.D 5.000
Cnt1000<3>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt1000<1>.D 5.000
Cnt100<0>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt100<1>.D 5.000
Cnt100<0>.Q Cnt100<3>.D 5.000
Cnt100<1>.Q Cnt1000<1>.D 5.000
Cnt100<1>.Q Cnt1000<3>.D 5.000
Cnt100<1>.Q Cnt100<1>.D 5.000
Cnt100<1>.Q Cnt100<3>.D 5.000
Cnt100<2>.Q Cnt1000<1>.D 5.000
Cnt100<2>.Q Cnt1000<3>.D 5.000
Cnt100<2>.Q Cnt100<1>.D 5.000
Cnt100<2>.Q Cnt100<3>.D 5.000
Cnt100<3>.Q Cnt1000<1>.D 5.000
Cnt100<3>.Q Cnt1000<3>.D 5.000
Cnt100<3>.Q Cnt100<1>.D 5.000
Cnt100<3>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt1000<1>.D 5.000
Cnt10<0>.Q Cnt1000<3>.D 5.000
Cnt10<0>.Q Cnt100<1>.D 5.000
Cnt10<0>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt10<1>.D 5.000
Cnt10<0>.Q Cnt10<3>.D 5.000
Cnt10<1>.Q Cnt1000<1>.D 5.000
Cnt10<1>.Q Cnt1000<3>.D 5.000
Cnt10<1>.Q Cnt100<1>.D 5.000
Cnt10<1>.Q Cnt100<3>.D 5.000
Cnt10<1>.Q Cnt10<1>.D 5.000
Cnt10<1>.Q Cnt10<3>.D 5.000
Cnt10<2>.Q Cnt1000<1>.D 5.000
Cnt10<2>.Q Cnt1000<3>.D 5.000
Cnt10<2>.Q Cnt100<1>.D 5.000
Cnt10<2>.Q Cnt100<3>.D 5.000
Cnt10<2>.Q Cnt10<1>.D 5.000
Cnt10<2>.Q Cnt10<3>.D 5.000
Cnt10<3>.Q Cnt1000<1>.D 5.000
Cnt10<3>.Q Cnt1000<3>.D 5.000
Cnt10<3>.Q Cnt100<1>.D 5.000
Cnt10<3>.Q Cnt100<3>.D 5.000
Cnt10<3>.Q Cnt10<1>.D 5.000
Cnt10<3>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1000<1>.D 5.000
Cnt1<0>.Q Cnt1000<3>.D 5.000
Cnt1<0>.Q Cnt100<1>.D 5.000
Cnt1<0>.Q Cnt100<3>.D 5.000
Cnt1<0>.Q Cnt10<1>.D 5.000
Cnt1<0>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1<1>.D 5.000
Cnt1<0>.Q Cnt1<3>.D 5.000
Cnt1<1>.Q Cnt1000<1>.D 5.000
Cnt1<1>.Q Cnt1000<3>.D 5.000
Cnt1<1>.Q Cnt100<1>.D 5.000
Cnt1<1>.Q Cnt100<3>.D 5.000
Cnt1<1>.Q Cnt10<1>.D 5.000
Cnt1<1>.Q Cnt10<3>.D 5.000
Cnt1<1>.Q Cnt1<1>.D 5.000
Cnt1<1>.Q Cnt1<3>.D 5.000
Cnt1<2>.Q Cnt1000<1>.D 5.000
Cnt1<2>.Q Cnt1000<3>.D 5.000
Cnt1<2>.Q Cnt100<1>.D 5.000
Cnt1<2>.Q Cnt100<3>.D 5.000
Cnt1<2>.Q Cnt10<1>.D 5.000
Cnt1<2>.Q Cnt10<3>.D 5.000
Cnt1<2>.Q Cnt1<1>.D 5.000
Cnt1<2>.Q Cnt1<3>.D 5.000
Cnt1<3>.Q Cnt1000<1>.D 5.000
Cnt1<3>.Q Cnt1000<3>.D 5.000
Cnt1<3>.Q Cnt100<1>.D 5.000
Cnt1<3>.Q Cnt100<3>.D 5.000
Cnt1<3>.Q Cnt10<1>.D 5.000
Cnt1<3>.Q Cnt10<3>.D 5.000
Cnt1<3>.Q Cnt1<1>.D 5.000
Cnt1<3>.Q Cnt1<3>.D 5.000
Cnt1000<0>.Q Cnt1000<2>.D 4.700
Cnt1000<1>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt1000<0>.D 4.700
Cnt100<0>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt100<2>.D 4.700
Cnt100<1>.Q Cnt1000<0>.D 4.700
Cnt100<1>.Q Cnt1000<2>.D 4.700
Cnt100<1>.Q Cnt100<2>.D 4.700
Cnt100<2>.Q Cnt1000<0>.D 4.700
Cnt100<2>.Q Cnt1000<2>.D 4.700
Cnt100<3>.Q Cnt1000<0>.D 4.700
Cnt100<3>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt1000<0>.D 4.700
Cnt10<0>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt100<0>.D 4.700
Cnt10<0>.Q Cnt100<2>.D 4.700
Cnt10<0>.Q Cnt10<2>.D 4.700
Cnt10<1>.Q Cnt1000<0>.D 4.700
Cnt10<1>.Q Cnt1000<2>.D 4.700
Cnt10<1>.Q Cnt100<0>.D 4.700
Cnt10<1>.Q Cnt100<2>.D 4.700
Cnt10<1>.Q Cnt10<2>.D 4.700
Cnt10<2>.Q Cnt1000<0>.D 4.700
Cnt10<2>.Q Cnt1000<2>.D 4.700
Cnt10<2>.Q Cnt100<0>.D 4.700
Cnt10<2>.Q Cnt100<2>.D 4.700
Cnt10<3>.Q Cnt1000<0>.D 4.700
Cnt10<3>.Q Cnt1000<2>.D 4.700
Cnt10<3>.Q Cnt100<0>.D 4.700
Cnt10<3>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt1000<0>.D 4.700
Cnt1<0>.Q Cnt1000<2>.D 4.700
Cnt1<0>.Q Cnt100<0>.D 4.700
Cnt1<0>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt10<0>.D 4.700
Cnt1<0>.Q Cnt10<2>.D 4.700
Cnt1<0>.Q Cnt1<2>.D 4.700
Cnt1<1>.Q Cnt1000<0>.D 4.700
Cnt1<1>.Q Cnt1000<2>.D 4.700
Cnt1<1>.Q Cnt100<0>.D 4.700
Cnt1<1>.Q Cnt100<2>.D 4.700
Cnt1<1>.Q Cnt10<0>.D 4.700
Cnt1<1>.Q Cnt10<2>.D 4.700
Cnt1<1>.Q Cnt1<2>.D 4.700
Cnt1<2>.Q Cnt1000<0>.D 4.700
Cnt1<2>.Q Cnt1000<2>.D 4.700
Cnt1<2>.Q Cnt100<0>.D 4.700
Cnt1<2>.Q Cnt100<2>.D 4.700
Cnt1<2>.Q Cnt10<0>.D 4.700
Cnt1<2>.Q Cnt10<2>.D 4.700
Cnt1<3>.Q Cnt1000<0>.D 4.700
Cnt1<3>.Q Cnt1000<2>.D 4.700
Cnt1<3>.Q Cnt100<0>.D 4.700
Cnt1<3>.Q Cnt100<2>.D 4.700
Cnt1<3>.Q Cnt10<0>.D 4.700
Cnt1<3>.Q Cnt10<2>.D 4.700

Clock to Setup for clock FDiv<4>.Q
Source Destination Delay
Key0Instance/ShRegister<0>.Q Key0Instance/ShRegister<1>.D 4.700
Key0Instance/ShRegister<1>.Q Key0Instance/ShRegister<2>.D 4.700
Key0Instance/ShRegister<2>.Q Key0Instance/ShRegister<3>.D 4.700

Clock to Setup for clock Clk
Source Destination Delay
FDivInstance/FDivCnt<0>.Q FClk.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<1>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<2>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<3>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<4>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<1>.Q FClk.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<2>.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<3>.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<4>.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<2>.Q FClk.D 3.900
FDivInstance/FDivCnt<2>.Q FDivInstance/FDivCnt<3>.D 3.900
FDivInstance/FDivCnt<2>.Q FDivInstance/FDivCnt<4>.D 3.900
FDivInstance/FDivCnt<2>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<2>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<3>.Q FClk.D 3.900
FDivInstance/FDivCnt<3>.Q FDivInstance/FDivCnt<4>.D 3.900
FDivInstance/FDivCnt<3>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<3>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<4>.Q FClk.D 3.900
FDivInstance/FDivCnt<4>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<4>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<5>.Q FClk.D 3.900
FDivInstance/FDivCnt<5>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<6>.Q FClk.D 3.900

Clock to Setup for clock FClk.Q
Source Destination Delay
FDiv<0>.Q FDiv<1>.D 5.000
FDiv<0>.Q FDiv<2>.D 5.000
FDiv<0>.Q FDiv<3>.D 5.000
FDiv<0>.Q FDiv<4>.D 5.000
FDiv<1>.Q FDiv<2>.D 5.000
FDiv<1>.Q FDiv<3>.D 5.000
FDiv<1>.Q FDiv<4>.D 5.000
FDiv<2>.Q FDiv<3>.D 5.000
FDiv<2>.Q FDiv<4>.D 5.000
FDiv<3>.Q FDiv<4>.D 5.000

Clock to Setup for clock FDiv<3>.Q
Source Destination Delay
MuxDisplInstance/SelCnt<0>.Q MuxDisplInstance/SelCnt<1>.D 5.000


Pad to Pad List

Source Pad Destination Pad Delay
ModeSw ModeLed 5.700



Number of paths analyzed: 346
Number of Timing errors: 346
Analysis Completed: Mon Apr 13 23:52:21 2009