Timing Report

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Design Name BCDCntBl
Device, Speed (SpeedFile Version) XC2C256, -6 (14.0 Advance Product Specification)
Date Created Mon Apr 13 22:46:55 2009
Created By Timing Report Generator: version J.36
Copyright Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.
Possible asynchronous logic: Clock pin 'KeyStatus.CLKF' has multiple original clock nets 'KeyInstance/ShRegister<3>_MC.Q' 'KeyInstance/ShRegister<2>_MC.Q' 'KeyInstance/ShRegister<1>_MC.Q' 'KeyInstance/ShRegister<0>_MC.Q'.
Possible asynchronous logic: Clock pin 'FB2__ctinst/4' has multiple original clock nets 'FDiv<9>_MC.Q' 'FDiv<12>_MC.Q' 'SpeedSel'.
Possible asynchronous logic: Clock pin 'FB1__ctinst/4' has multiple original clock nets 'FDiv<9>_MC.Q' 'FDiv<12>_MC.Q' 'SpeedSel'.

Performance Summary
Min. Clock Period 12.000 ns.
Max. Clock Frequency (fSYSTEM) 83.333 MHz.
Limited by Clock Pulse Width for KeyInstance/ShRegister<3>_MC.Q
Clock to Setup (tCYC) 5.000 ns.
Setup to Clock at the Pad (tSU) 1.600 ns.
Clock Pad to Output Pad Delay (tCO) 27.200 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
TS1002 0.0 0.0 0 0
TS1003 0.0 0.0 0 0
TS1004 0.0 0.0 0 0
TS1005 0.0 0.0 0 0
TS1006 0.0 0.0 0 0
TS1007 0.0 0.0 0 0
TS1008 0.0 0.0 0 0
TS1009 0.0 0.0 0 0
TS1010 0.0 0.0 0 0
TS1011 0.0 0.0 0 0
AUTO_TS_F2F 0.0 5.0 253 253
AUTO_TS_P2P 0.0 27.2 19 19
AUTO_TS_P2F 0.0 6.8 4 4
AUTO_TS_F2P 0.0 11.4 158 158


Constraint: TS1000

Description: PERIOD:PERIOD_FDiv<2>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_KeyInstance/ShRegister<3>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1002

Description: PERIOD:PERIOD_KeyInstance/ShRegister<2>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1003

Description: PERIOD:PERIOD_KeyInstance/ShRegister<1>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1004

Description: PERIOD:PERIOD_KeyInstance/ShRegister<0>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1005

Description: PERIOD:PERIOD_KeyStatus_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1006

Description: PERIOD:PERIOD_FDiv<9>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1007

Description: PERIOD:PERIOD_FDiv<12>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1008

Description: PERIOD:PERIOD_SpeedSel:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1009

Description: PERIOD:PERIOD_Clk:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1010

Description: PERIOD:PERIOD_FClk_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1011

Description: PERIOD:PERIOD_FDiv<3>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Cnt1000<0>.Q to Cnt1000<1>.D 0.000 5.000 -5.000
Cnt1000<0>.Q to Cnt1000<3>.D 0.000 5.000 -5.000
Cnt1000<1>.Q to Cnt1000<1>.D 0.000 5.000 -5.000


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Clk to Seg_E 0.000 27.200 -27.200
Clk to Seg_F 0.000 27.200 -27.200
Clk to Seg_A 0.000 24.500 -24.500


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
SpeedSel to FB1__ctinst/4 0.000 6.800 -6.800
SpeedSel to FB2__ctinst/4 0.000 6.800 -6.800
KeyIn to KeyInstance/ShRegister<0>.D 0.000 5.100 -5.100
Clk to Clk.GCK 0.000 1.800 -1.800


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Cnt1000<0>.Q to Seg_E 0.000 11.400 -11.400
Cnt1000<0>.Q to Seg_F 0.000 11.400 -11.400
Cnt1000<1>.Q to Seg_E 0.000 11.400 -11.400



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
FDiv<2>_MC.Q 200.000 Limited by Cycle Time for FDiv<2>_MC.Q
KeyInstance/ShRegister<3>_MC.Q 83.333 Limited by Clock Pulse Width for KeyInstance/ShRegister<3>_MC.Q
KeyInstance/ShRegister<2>_MC.Q 83.333 Limited by Clock Pulse Width for KeyInstance/ShRegister<2>_MC.Q
KeyInstance/ShRegister<1>_MC.Q 83.333 Limited by Clock Pulse Width for KeyInstance/ShRegister<1>_MC.Q
KeyInstance/ShRegister<0>_MC.Q 83.333 Limited by Clock Pulse Width for KeyInstance/ShRegister<0>_MC.Q
KeyStatus_MC.Q 83.333 Limited by Clock Pulse Width for KeyStatus_MC.Q
FDiv<9>_MC.Q 200.000 Limited by Cycle Time for FDiv<9>_MC.Q
FDiv<12>_MC.Q 200.000 Limited by Cycle Time for FDiv<12>_MC.Q
SpeedSel 200.000 Limited by Cycle Time for SpeedSel
Clk 256.410 Limited by Cycle Time for Clk
FClk_MC.Q 212.766 Limited by Cycle Time for FClk_MC.Q
FDiv<3>_MC.Q 83.333 Limited by Clock Pulse Width for FDiv<3>_MC.Q

Setup/Hold Times for Clocks

Setup/Hold Times for Clock FDiv<2>.Q
Source Pad Setup to clk (edge) Hold to clk (edge)
KeyIn 1.600 0.000


Clock to Pad Timing

Clock SpeedSel to Pad
Destination Pad Clock (edge) to Pad
Seg_E 18.200
Seg_F 18.200
Seg_A 15.500
Seg_B 15.500
Seg_D 15.500
Seg_C 12.500
Seg_G 12.500

Clock Clk to Pad
Destination Pad Clock (edge) to Pad
Seg_E 27.200
Seg_F 27.200
Seg_A 24.500
Seg_B 24.500
Seg_D 24.500
Seg_K 24.200
Seg_C 21.500
Seg_G 17.500
DSel0 14.200
DSel1 14.200
DSel2 14.200
DSel3 14.200


Clock to Setup Times for Clocks

Clock to Setup for clock FDiv<2>.Q
Source Destination Delay
KeyInstance/ShRegister<0>.Q KeyInstance/ShRegister<1>.D 5.000
KeyInstance/ShRegister<1>.Q KeyInstance/ShRegister<2>.D 5.000
KeyInstance/ShRegister<2>.Q KeyInstance/ShRegister<3>.D 5.000

Clock to Setup for clock KeyStatus.Q
Source Destination Delay
DotReg<0>.Q DotReg<0>.D 5.000
DotReg<0>.Q DotReg<1>.D 5.000
DotReg<1>.Q DotReg<0>.D 5.000
DotReg<2>.Q DotReg<0>.D 5.000
DotReg<3>.Q DotReg<0>.D 5.000
DotReg<1>.Q DotReg<2>.D 4.700
DotReg<2>.Q DotReg<3>.D 4.700

Clock to Setup for clock FDiv<9>.Q
Source Destination Delay
Cnt1000<0>.Q Cnt1000<1>.D 5.000
Cnt1000<0>.Q Cnt1000<3>.D 5.000
Cnt1000<1>.Q Cnt1000<1>.D 5.000
Cnt1000<1>.Q Cnt1000<3>.D 5.000
Cnt1000<2>.Q Cnt1000<1>.D 5.000
Cnt1000<2>.Q Cnt1000<3>.D 5.000
Cnt1000<3>.Q Cnt1000<1>.D 5.000
Cnt1000<3>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt1000<1>.D 5.000
Cnt100<0>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt100<1>.D 5.000
Cnt100<0>.Q Cnt100<3>.D 5.000
Cnt100<1>.Q Cnt1000<1>.D 5.000
Cnt100<1>.Q Cnt1000<3>.D 5.000
Cnt100<1>.Q Cnt100<1>.D 5.000
Cnt100<1>.Q Cnt100<3>.D 5.000
Cnt100<2>.Q Cnt1000<1>.D 5.000
Cnt100<2>.Q Cnt1000<3>.D 5.000
Cnt100<2>.Q Cnt100<1>.D 5.000
Cnt100<2>.Q Cnt100<3>.D 5.000
Cnt100<3>.Q Cnt1000<1>.D 5.000
Cnt100<3>.Q Cnt1000<3>.D 5.000
Cnt100<3>.Q Cnt100<1>.D 5.000
Cnt100<3>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt1000<1>.D 5.000
Cnt10<0>.Q Cnt1000<3>.D 5.000
Cnt10<0>.Q Cnt100<1>.D 5.000
Cnt10<0>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt10<1>.D 5.000
Cnt10<0>.Q Cnt10<3>.D 5.000
Cnt10<1>.Q Cnt1000<1>.D 5.000
Cnt10<1>.Q Cnt1000<3>.D 5.000
Cnt10<1>.Q Cnt100<1>.D 5.000
Cnt10<1>.Q Cnt100<3>.D 5.000
Cnt10<1>.Q Cnt10<1>.D 5.000
Cnt10<1>.Q Cnt10<3>.D 5.000
Cnt10<2>.Q Cnt1000<1>.D 5.000
Cnt10<2>.Q Cnt1000<3>.D 5.000
Cnt10<2>.Q Cnt100<1>.D 5.000
Cnt10<2>.Q Cnt100<3>.D 5.000
Cnt10<2>.Q Cnt10<1>.D 5.000
Cnt10<2>.Q Cnt10<3>.D 5.000
Cnt10<3>.Q Cnt1000<1>.D 5.000
Cnt10<3>.Q Cnt1000<3>.D 5.000
Cnt10<3>.Q Cnt100<1>.D 5.000
Cnt10<3>.Q Cnt100<3>.D 5.000
Cnt10<3>.Q Cnt10<1>.D 5.000
Cnt10<3>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1000<1>.D 5.000
Cnt1<0>.Q Cnt1000<3>.D 5.000
Cnt1<0>.Q Cnt100<1>.D 5.000
Cnt1<0>.Q Cnt100<3>.D 5.000
Cnt1<0>.Q Cnt10<1>.D 5.000
Cnt1<0>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1<1>.D 5.000
Cnt1<0>.Q Cnt1<3>.D 5.000
Cnt1<1>.Q Cnt1000<1>.D 5.000
Cnt1<1>.Q Cnt1000<3>.D 5.000
Cnt1<1>.Q Cnt100<1>.D 5.000
Cnt1<1>.Q Cnt100<3>.D 5.000
Cnt1<1>.Q Cnt10<1>.D 5.000
Cnt1<1>.Q Cnt10<3>.D 5.000
Cnt1<1>.Q Cnt1<1>.D 5.000
Cnt1<1>.Q Cnt1<3>.D 5.000
Cnt1<2>.Q Cnt1000<1>.D 5.000
Cnt1<2>.Q Cnt1000<3>.D 5.000
Cnt1<2>.Q Cnt100<1>.D 5.000
Cnt1<2>.Q Cnt100<3>.D 5.000
Cnt1<2>.Q Cnt10<1>.D 5.000
Cnt1<2>.Q Cnt10<3>.D 5.000
Cnt1<2>.Q Cnt1<1>.D 5.000
Cnt1<2>.Q Cnt1<3>.D 5.000
Cnt1<3>.Q Cnt1000<1>.D 5.000
Cnt1<3>.Q Cnt1000<3>.D 5.000
Cnt1<3>.Q Cnt100<1>.D 5.000
Cnt1<3>.Q Cnt100<3>.D 5.000
Cnt1<3>.Q Cnt10<1>.D 5.000
Cnt1<3>.Q Cnt10<3>.D 5.000
Cnt1<3>.Q Cnt1<1>.D 5.000
Cnt1<3>.Q Cnt1<3>.D 5.000
Cnt1000<0>.Q Cnt1000<2>.D 4.700
Cnt1000<1>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt1000<0>.D 4.700
Cnt100<0>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt100<2>.D 4.700
Cnt100<1>.Q Cnt1000<0>.D 4.700
Cnt100<1>.Q Cnt1000<2>.D 4.700
Cnt100<1>.Q Cnt100<2>.D 4.700
Cnt100<2>.Q Cnt1000<0>.D 4.700
Cnt100<2>.Q Cnt1000<2>.D 4.700
Cnt100<3>.Q Cnt1000<0>.D 4.700
Cnt100<3>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt1000<0>.D 4.700
Cnt10<0>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt100<0>.D 4.700
Cnt10<0>.Q Cnt100<2>.D 4.700
Cnt10<0>.Q Cnt10<2>.D 4.700
Cnt10<1>.Q Cnt1000<0>.D 4.700
Cnt10<1>.Q Cnt1000<2>.D 4.700
Cnt10<1>.Q Cnt100<0>.D 4.700
Cnt10<1>.Q Cnt100<2>.D 4.700
Cnt10<1>.Q Cnt10<2>.D 4.700
Cnt10<2>.Q Cnt1000<0>.D 4.700
Cnt10<2>.Q Cnt1000<2>.D 4.700
Cnt10<2>.Q Cnt100<0>.D 4.700
Cnt10<2>.Q Cnt100<2>.D 4.700
Cnt10<3>.Q Cnt1000<0>.D 4.700
Cnt10<3>.Q Cnt1000<2>.D 4.700
Cnt10<3>.Q Cnt100<0>.D 4.700
Cnt10<3>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt1000<0>.D 4.700
Cnt1<0>.Q Cnt1000<2>.D 4.700
Cnt1<0>.Q Cnt100<0>.D 4.700
Cnt1<0>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt10<0>.D 4.700
Cnt1<0>.Q Cnt10<2>.D 4.700
Cnt1<0>.Q Cnt1<2>.D 4.700
Cnt1<1>.Q Cnt1000<0>.D 4.700
Cnt1<1>.Q Cnt1000<2>.D 4.700
Cnt1<1>.Q Cnt100<0>.D 4.700
Cnt1<1>.Q Cnt100<2>.D 4.700
Cnt1<1>.Q Cnt10<0>.D 4.700
Cnt1<1>.Q Cnt10<2>.D 4.700
Cnt1<1>.Q Cnt1<2>.D 4.700
Cnt1<2>.Q Cnt1000<0>.D 4.700
Cnt1<2>.Q Cnt1000<2>.D 4.700
Cnt1<2>.Q Cnt100<0>.D 4.700
Cnt1<2>.Q Cnt100<2>.D 4.700
Cnt1<2>.Q Cnt10<0>.D 4.700
Cnt1<2>.Q Cnt10<2>.D 4.700
Cnt1<3>.Q Cnt1000<0>.D 4.700
Cnt1<3>.Q Cnt1000<2>.D 4.700
Cnt1<3>.Q Cnt100<0>.D 4.700
Cnt1<3>.Q Cnt100<2>.D 4.700
Cnt1<3>.Q Cnt10<0>.D 4.700
Cnt1<3>.Q Cnt10<2>.D 4.700

Clock to Setup for clock FDiv<12>.Q
Source Destination Delay
Cnt1000<0>.Q Cnt1000<1>.D 5.000
Cnt1000<0>.Q Cnt1000<3>.D 5.000
Cnt1000<1>.Q Cnt1000<1>.D 5.000
Cnt1000<1>.Q Cnt1000<3>.D 5.000
Cnt1000<2>.Q Cnt1000<1>.D 5.000
Cnt1000<2>.Q Cnt1000<3>.D 5.000
Cnt1000<3>.Q Cnt1000<1>.D 5.000
Cnt1000<3>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt1000<1>.D 5.000
Cnt100<0>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt100<1>.D 5.000
Cnt100<0>.Q Cnt100<3>.D 5.000
Cnt100<1>.Q Cnt1000<1>.D 5.000
Cnt100<1>.Q Cnt1000<3>.D 5.000
Cnt100<1>.Q Cnt100<1>.D 5.000
Cnt100<1>.Q Cnt100<3>.D 5.000
Cnt100<2>.Q Cnt1000<1>.D 5.000
Cnt100<2>.Q Cnt1000<3>.D 5.000
Cnt100<2>.Q Cnt100<1>.D 5.000
Cnt100<2>.Q Cnt100<3>.D 5.000
Cnt100<3>.Q Cnt1000<1>.D 5.000
Cnt100<3>.Q Cnt1000<3>.D 5.000
Cnt100<3>.Q Cnt100<1>.D 5.000
Cnt100<3>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt1000<1>.D 5.000
Cnt10<0>.Q Cnt1000<3>.D 5.000
Cnt10<0>.Q Cnt100<1>.D 5.000
Cnt10<0>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt10<1>.D 5.000
Cnt10<0>.Q Cnt10<3>.D 5.000
Cnt10<1>.Q Cnt1000<1>.D 5.000
Cnt10<1>.Q Cnt1000<3>.D 5.000
Cnt10<1>.Q Cnt100<1>.D 5.000
Cnt10<1>.Q Cnt100<3>.D 5.000
Cnt10<1>.Q Cnt10<1>.D 5.000
Cnt10<1>.Q Cnt10<3>.D 5.000
Cnt10<2>.Q Cnt1000<1>.D 5.000
Cnt10<2>.Q Cnt1000<3>.D 5.000
Cnt10<2>.Q Cnt100<1>.D 5.000
Cnt10<2>.Q Cnt100<3>.D 5.000
Cnt10<2>.Q Cnt10<1>.D 5.000
Cnt10<2>.Q Cnt10<3>.D 5.000
Cnt10<3>.Q Cnt1000<1>.D 5.000
Cnt10<3>.Q Cnt1000<3>.D 5.000
Cnt10<3>.Q Cnt100<1>.D 5.000
Cnt10<3>.Q Cnt100<3>.D 5.000
Cnt10<3>.Q Cnt10<1>.D 5.000
Cnt10<3>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1000<1>.D 5.000
Cnt1<0>.Q Cnt1000<3>.D 5.000
Cnt1<0>.Q Cnt100<1>.D 5.000
Cnt1<0>.Q Cnt100<3>.D 5.000
Cnt1<0>.Q Cnt10<1>.D 5.000
Cnt1<0>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1<1>.D 5.000
Cnt1<0>.Q Cnt1<3>.D 5.000
Cnt1<1>.Q Cnt1000<1>.D 5.000
Cnt1<1>.Q Cnt1000<3>.D 5.000
Cnt1<1>.Q Cnt100<1>.D 5.000
Cnt1<1>.Q Cnt100<3>.D 5.000
Cnt1<1>.Q Cnt10<1>.D 5.000
Cnt1<1>.Q Cnt10<3>.D 5.000
Cnt1<1>.Q Cnt1<1>.D 5.000
Cnt1<1>.Q Cnt1<3>.D 5.000
Cnt1<2>.Q Cnt1000<1>.D 5.000
Cnt1<2>.Q Cnt1000<3>.D 5.000
Cnt1<2>.Q Cnt100<1>.D 5.000
Cnt1<2>.Q Cnt100<3>.D 5.000
Cnt1<2>.Q Cnt10<1>.D 5.000
Cnt1<2>.Q Cnt10<3>.D 5.000
Cnt1<2>.Q Cnt1<1>.D 5.000
Cnt1<2>.Q Cnt1<3>.D 5.000
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Cnt1<3>.Q Cnt100<3>.D 5.000
Cnt1<3>.Q Cnt10<1>.D 5.000
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Cnt100<0>.Q Cnt1000<0>.D 4.700
Cnt100<0>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt100<2>.D 4.700
Cnt100<1>.Q Cnt1000<0>.D 4.700
Cnt100<1>.Q Cnt1000<2>.D 4.700
Cnt100<1>.Q Cnt100<2>.D 4.700
Cnt100<2>.Q Cnt1000<0>.D 4.700
Cnt100<2>.Q Cnt1000<2>.D 4.700
Cnt100<3>.Q Cnt1000<0>.D 4.700
Cnt100<3>.Q Cnt1000<2>.D 4.700
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Cnt10<1>.Q Cnt100<0>.D 4.700
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Cnt10<2>.Q Cnt1000<0>.D 4.700
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Cnt10<2>.Q Cnt100<0>.D 4.700
Cnt10<2>.Q Cnt100<2>.D 4.700
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Cnt1<1>.Q Cnt1<2>.D 4.700
Cnt1<2>.Q Cnt1000<0>.D 4.700
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Cnt1<2>.Q Cnt100<0>.D 4.700
Cnt1<2>.Q Cnt100<2>.D 4.700
Cnt1<2>.Q Cnt10<0>.D 4.700
Cnt1<2>.Q Cnt10<2>.D 4.700
Cnt1<3>.Q Cnt1000<0>.D 4.700
Cnt1<3>.Q Cnt1000<2>.D 4.700
Cnt1<3>.Q Cnt100<0>.D 4.700
Cnt1<3>.Q Cnt100<2>.D 4.700
Cnt1<3>.Q Cnt10<0>.D 4.700
Cnt1<3>.Q Cnt10<2>.D 4.700

Clock to Setup for clock SpeedSel
Source Destination Delay
Cnt1000<0>.Q Cnt1000<1>.D 5.000
Cnt1000<0>.Q Cnt1000<3>.D 5.000
Cnt1000<1>.Q Cnt1000<1>.D 5.000
Cnt1000<1>.Q Cnt1000<3>.D 5.000
Cnt1000<2>.Q Cnt1000<1>.D 5.000
Cnt1000<2>.Q Cnt1000<3>.D 5.000
Cnt1000<3>.Q Cnt1000<1>.D 5.000
Cnt1000<3>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt1000<1>.D 5.000
Cnt100<0>.Q Cnt1000<3>.D 5.000
Cnt100<0>.Q Cnt100<1>.D 5.000
Cnt100<0>.Q Cnt100<3>.D 5.000
Cnt100<1>.Q Cnt1000<1>.D 5.000
Cnt100<1>.Q Cnt1000<3>.D 5.000
Cnt100<1>.Q Cnt100<1>.D 5.000
Cnt100<1>.Q Cnt100<3>.D 5.000
Cnt100<2>.Q Cnt1000<1>.D 5.000
Cnt100<2>.Q Cnt1000<3>.D 5.000
Cnt100<2>.Q Cnt100<1>.D 5.000
Cnt100<2>.Q Cnt100<3>.D 5.000
Cnt100<3>.Q Cnt1000<1>.D 5.000
Cnt100<3>.Q Cnt1000<3>.D 5.000
Cnt100<3>.Q Cnt100<1>.D 5.000
Cnt100<3>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt1000<1>.D 5.000
Cnt10<0>.Q Cnt1000<3>.D 5.000
Cnt10<0>.Q Cnt100<1>.D 5.000
Cnt10<0>.Q Cnt100<3>.D 5.000
Cnt10<0>.Q Cnt10<1>.D 5.000
Cnt10<0>.Q Cnt10<3>.D 5.000
Cnt10<1>.Q Cnt1000<1>.D 5.000
Cnt10<1>.Q Cnt1000<3>.D 5.000
Cnt10<1>.Q Cnt100<1>.D 5.000
Cnt10<1>.Q Cnt100<3>.D 5.000
Cnt10<1>.Q Cnt10<1>.D 5.000
Cnt10<1>.Q Cnt10<3>.D 5.000
Cnt10<2>.Q Cnt1000<1>.D 5.000
Cnt10<2>.Q Cnt1000<3>.D 5.000
Cnt10<2>.Q Cnt100<1>.D 5.000
Cnt10<2>.Q Cnt100<3>.D 5.000
Cnt10<2>.Q Cnt10<1>.D 5.000
Cnt10<2>.Q Cnt10<3>.D 5.000
Cnt10<3>.Q Cnt1000<1>.D 5.000
Cnt10<3>.Q Cnt1000<3>.D 5.000
Cnt10<3>.Q Cnt100<1>.D 5.000
Cnt10<3>.Q Cnt100<3>.D 5.000
Cnt10<3>.Q Cnt10<1>.D 5.000
Cnt10<3>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1000<1>.D 5.000
Cnt1<0>.Q Cnt1000<3>.D 5.000
Cnt1<0>.Q Cnt100<1>.D 5.000
Cnt1<0>.Q Cnt100<3>.D 5.000
Cnt1<0>.Q Cnt10<1>.D 5.000
Cnt1<0>.Q Cnt10<3>.D 5.000
Cnt1<0>.Q Cnt1<1>.D 5.000
Cnt1<0>.Q Cnt1<3>.D 5.000
Cnt1<1>.Q Cnt1000<1>.D 5.000
Cnt1<1>.Q Cnt1000<3>.D 5.000
Cnt1<1>.Q Cnt100<1>.D 5.000
Cnt1<1>.Q Cnt100<3>.D 5.000
Cnt1<1>.Q Cnt10<1>.D 5.000
Cnt1<1>.Q Cnt10<3>.D 5.000
Cnt1<1>.Q Cnt1<1>.D 5.000
Cnt1<1>.Q Cnt1<3>.D 5.000
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Cnt1<2>.Q Cnt1000<3>.D 5.000
Cnt1<2>.Q Cnt100<1>.D 5.000
Cnt1<2>.Q Cnt100<3>.D 5.000
Cnt1<2>.Q Cnt10<1>.D 5.000
Cnt1<2>.Q Cnt10<3>.D 5.000
Cnt1<2>.Q Cnt1<1>.D 5.000
Cnt1<2>.Q Cnt1<3>.D 5.000
Cnt1<3>.Q Cnt1000<1>.D 5.000
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Cnt1<3>.Q Cnt100<1>.D 5.000
Cnt1<3>.Q Cnt100<3>.D 5.000
Cnt1<3>.Q Cnt10<1>.D 5.000
Cnt1<3>.Q Cnt10<3>.D 5.000
Cnt1<3>.Q Cnt1<1>.D 5.000
Cnt1<3>.Q Cnt1<3>.D 5.000
Cnt1000<0>.Q Cnt1000<2>.D 4.700
Cnt1000<1>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt1000<0>.D 4.700
Cnt100<0>.Q Cnt1000<2>.D 4.700
Cnt100<0>.Q Cnt100<2>.D 4.700
Cnt100<1>.Q Cnt1000<0>.D 4.700
Cnt100<1>.Q Cnt1000<2>.D 4.700
Cnt100<1>.Q Cnt100<2>.D 4.700
Cnt100<2>.Q Cnt1000<0>.D 4.700
Cnt100<2>.Q Cnt1000<2>.D 4.700
Cnt100<3>.Q Cnt1000<0>.D 4.700
Cnt100<3>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt1000<0>.D 4.700
Cnt10<0>.Q Cnt1000<2>.D 4.700
Cnt10<0>.Q Cnt100<0>.D 4.700
Cnt10<0>.Q Cnt100<2>.D 4.700
Cnt10<0>.Q Cnt10<2>.D 4.700
Cnt10<1>.Q Cnt1000<0>.D 4.700
Cnt10<1>.Q Cnt1000<2>.D 4.700
Cnt10<1>.Q Cnt100<0>.D 4.700
Cnt10<1>.Q Cnt100<2>.D 4.700
Cnt10<1>.Q Cnt10<2>.D 4.700
Cnt10<2>.Q Cnt1000<0>.D 4.700
Cnt10<2>.Q Cnt1000<2>.D 4.700
Cnt10<2>.Q Cnt100<0>.D 4.700
Cnt10<2>.Q Cnt100<2>.D 4.700
Cnt10<3>.Q Cnt1000<0>.D 4.700
Cnt10<3>.Q Cnt1000<2>.D 4.700
Cnt10<3>.Q Cnt100<0>.D 4.700
Cnt10<3>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt1000<0>.D 4.700
Cnt1<0>.Q Cnt1000<2>.D 4.700
Cnt1<0>.Q Cnt100<0>.D 4.700
Cnt1<0>.Q Cnt100<2>.D 4.700
Cnt1<0>.Q Cnt10<0>.D 4.700
Cnt1<0>.Q Cnt10<2>.D 4.700
Cnt1<0>.Q Cnt1<2>.D 4.700
Cnt1<1>.Q Cnt1000<0>.D 4.700
Cnt1<1>.Q Cnt1000<2>.D 4.700
Cnt1<1>.Q Cnt100<0>.D 4.700
Cnt1<1>.Q Cnt100<2>.D 4.700
Cnt1<1>.Q Cnt10<0>.D 4.700
Cnt1<1>.Q Cnt10<2>.D 4.700
Cnt1<1>.Q Cnt1<2>.D 4.700
Cnt1<2>.Q Cnt1000<0>.D 4.700
Cnt1<2>.Q Cnt1000<2>.D 4.700
Cnt1<2>.Q Cnt100<0>.D 4.700
Cnt1<2>.Q Cnt100<2>.D 4.700
Cnt1<2>.Q Cnt10<0>.D 4.700
Cnt1<2>.Q Cnt10<2>.D 4.700
Cnt1<3>.Q Cnt1000<0>.D 4.700
Cnt1<3>.Q Cnt1000<2>.D 4.700
Cnt1<3>.Q Cnt100<0>.D 4.700
Cnt1<3>.Q Cnt100<2>.D 4.700
Cnt1<3>.Q Cnt10<0>.D 4.700
Cnt1<3>.Q Cnt10<2>.D 4.700

Clock to Setup for clock Clk
Source Destination Delay
FDivInstance/FDivCnt<0>.Q FClk.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<1>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<2>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<3>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<4>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<0>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<1>.Q FClk.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<2>.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<3>.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<4>.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<1>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<2>.Q FClk.D 3.900
FDivInstance/FDivCnt<2>.Q FDivInstance/FDivCnt<3>.D 3.900
FDivInstance/FDivCnt<2>.Q FDivInstance/FDivCnt<4>.D 3.900
FDivInstance/FDivCnt<2>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<2>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<3>.Q FClk.D 3.900
FDivInstance/FDivCnt<3>.Q FDivInstance/FDivCnt<4>.D 3.900
FDivInstance/FDivCnt<3>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<3>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<4>.Q FClk.D 3.900
FDivInstance/FDivCnt<4>.Q FDivInstance/FDivCnt<5>.D 3.900
FDivInstance/FDivCnt<4>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<5>.Q FClk.D 3.900
FDivInstance/FDivCnt<5>.Q FDivInstance/FDivCnt<6>.D 3.900
FDivInstance/FDivCnt<6>.Q FClk.D 3.900

Clock to Setup for clock FClk.Q
Source Destination Delay
FDiv<0>.Q FDiv<10>.D 4.700
FDiv<0>.Q FDiv<11>.D 4.700
FDiv<0>.Q FDiv<12>.D 4.700
FDiv<0>.Q FDiv<1>.D 4.700
FDiv<0>.Q FDiv<2>.D 4.700
FDiv<0>.Q FDiv<3>.D 4.700
FDiv<0>.Q FDiv<4>.D 4.700
FDiv<0>.Q FDiv<5>.D 4.700
FDiv<0>.Q FDiv<6>.D 4.700
FDiv<0>.Q FDiv<7>.D 4.700
FDiv<0>.Q FDiv<8>.D 4.700
FDiv<0>.Q FDiv<9>.D 4.700
FDiv<10>.Q FDiv<11>.D 4.700
FDiv<10>.Q FDiv<12>.D 4.700
FDiv<11>.Q FDiv<12>.D 4.700
FDiv<1>.Q FDiv<10>.D 4.700
FDiv<1>.Q FDiv<11>.D 4.700
FDiv<1>.Q FDiv<12>.D 4.700
FDiv<1>.Q FDiv<2>.D 4.700
FDiv<1>.Q FDiv<3>.D 4.700
FDiv<1>.Q FDiv<4>.D 4.700
FDiv<1>.Q FDiv<5>.D 4.700
FDiv<1>.Q FDiv<6>.D 4.700
FDiv<1>.Q FDiv<7>.D 4.700
FDiv<1>.Q FDiv<8>.D 4.700
FDiv<1>.Q FDiv<9>.D 4.700
FDiv<2>.Q FDiv<10>.D 4.700
FDiv<2>.Q FDiv<11>.D 4.700
FDiv<2>.Q FDiv<12>.D 4.700
FDiv<2>.Q FDiv<3>.D 4.700
FDiv<2>.Q FDiv<4>.D 4.700
FDiv<2>.Q FDiv<5>.D 4.700
FDiv<2>.Q FDiv<6>.D 4.700
FDiv<2>.Q FDiv<7>.D 4.700
FDiv<2>.Q FDiv<8>.D 4.700
FDiv<2>.Q FDiv<9>.D 4.700
FDiv<3>.Q FDiv<10>.D 4.700
FDiv<3>.Q FDiv<11>.D 4.700
FDiv<3>.Q FDiv<12>.D 4.700
FDiv<3>.Q FDiv<4>.D 4.700
FDiv<3>.Q FDiv<5>.D 4.700
FDiv<3>.Q FDiv<6>.D 4.700
FDiv<3>.Q FDiv<7>.D 4.700
FDiv<3>.Q FDiv<8>.D 4.700
FDiv<3>.Q FDiv<9>.D 4.700
FDiv<4>.Q FDiv<10>.D 4.700
FDiv<4>.Q FDiv<11>.D 4.700
FDiv<4>.Q FDiv<12>.D 4.700
FDiv<4>.Q FDiv<5>.D 4.700
FDiv<4>.Q FDiv<6>.D 4.700
FDiv<4>.Q FDiv<7>.D 4.700
FDiv<4>.Q FDiv<8>.D 4.700
FDiv<4>.Q FDiv<9>.D 4.700
FDiv<5>.Q FDiv<10>.D 4.700
FDiv<5>.Q FDiv<11>.D 4.700
FDiv<5>.Q FDiv<12>.D 4.700
FDiv<5>.Q FDiv<6>.D 4.700
FDiv<5>.Q FDiv<7>.D 4.700
FDiv<5>.Q FDiv<8>.D 4.700
FDiv<5>.Q FDiv<9>.D 4.700
FDiv<6>.Q FDiv<10>.D 4.700
FDiv<6>.Q FDiv<11>.D 4.700
FDiv<6>.Q FDiv<12>.D 4.700
FDiv<6>.Q FDiv<7>.D 4.700
FDiv<6>.Q FDiv<8>.D 4.700
FDiv<6>.Q FDiv<9>.D 4.700
FDiv<7>.Q FDiv<10>.D 4.700
FDiv<7>.Q FDiv<11>.D 4.700
FDiv<7>.Q FDiv<12>.D 4.700
FDiv<7>.Q FDiv<8>.D 4.700
FDiv<7>.Q FDiv<9>.D 4.700
FDiv<8>.Q FDiv<10>.D 4.700
FDiv<8>.Q FDiv<11>.D 4.700
FDiv<8>.Q FDiv<12>.D 4.700
FDiv<8>.Q FDiv<9>.D 4.700
FDiv<9>.Q FDiv<10>.D 4.700
FDiv<9>.Q FDiv<11>.D 4.700
FDiv<9>.Q FDiv<12>.D 4.700

Clock to Setup for clock FDiv<3>.Q
Source Destination Delay
MuxDisplInstance/SelCnt<0>.Q MuxDisplInstance/SelCnt<1>.D 5.000


Pad to Pad List

Source Pad Destination Pad Delay



Number of paths analyzed: 434
Number of Timing errors: 434
Analysis Completed: Mon Apr 13 22:46:55 2009