Timing Report

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Design Name BinCnt
Device, Speed (SpeedFile Version) XC2C256, -6 (14.0 Advance Product Specification)
Date Created Mon Apr 13 19:15:08 2009
Created By Timing Report Generator: version J.36
Copyright Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 12.000 ns.
Max. Clock Frequency (fSYSTEM) 83.333 MHz.
Limited by Clock Pulse Width for FDiv<11>_MC.Q
Clock to Setup (tCYC) 5.000 ns.
Clock Pad to Output Pad Delay (tCO) 16.700 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
TS1002 0.0 0.0 0 0
AUTO_TS_F2F 0.0 5.0 311 311
AUTO_TS_P2P 0.0 16.7 12 12
AUTO_TS_P2F 0.0 1.8 1 1
AUTO_TS_F2P 0.0 11.4 136 136


Constraint: TS1000

Description: PERIOD:PERIOD_FDiv<19>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_Clk:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1002

Description: PERIOD:PERIOD_FDiv<11>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
MuxDisplInstance/SelCnt<0>.Q to MuxDisplInstance/SelCnt<1>.D 0.000 5.000 -5.000
Cnt<0>.Q to Cnt<10>.D 0.000 4.700 -4.700
Cnt<0>.Q to Cnt<11>.D 0.000 4.700 -4.700


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Clk to Seg_A 0.000 16.700 -16.700
Clk to Seg_B 0.000 16.700 -16.700
Clk to Seg_C 0.000 16.700 -16.700


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Clk to Clk.GCK 0.000 1.800 -1.800


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
MuxDisplInstance/SelCnt<0>.Q to Seg_A 0.000 11.400 -11.400
MuxDisplInstance/SelCnt<0>.Q to Seg_B 0.000 11.400 -11.400
MuxDisplInstance/SelCnt<0>.Q to Seg_C 0.000 11.400 -11.400



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
FDiv<19>_MC.Q 212.766 Limited by Cycle Time for FDiv<19>_MC.Q
Clk 256.410 Limited by Cycle Time for Clk
FDiv<11>_MC.Q 83.333 Limited by Clock Pulse Width for FDiv<11>_MC.Q

Setup/Hold Times for Clocks


Clock to Pad Timing

Clock Clk to Pad
Destination Pad Clock (edge) to Pad
Seg_A 16.700
Seg_B 16.700
Seg_C 16.700
Seg_D 16.700
Seg_E 16.700
Seg_F 16.700
Seg_G 16.700
DSel0 10.700
DSel1 10.700
DSel2 10.700
DSel3 10.700
Seg_K 10.700


Clock to Setup Times for Clocks

Clock to Setup for clock FDiv<19>.Q
Source Destination Delay
Cnt<0>.Q Cnt<10>.D 4.700
Cnt<0>.Q Cnt<11>.D 4.700
Cnt<0>.Q Cnt<12>.D 4.700
Cnt<0>.Q Cnt<13>.D 4.700
Cnt<0>.Q Cnt<14>.D 4.700
Cnt<0>.Q Cnt<15>.D 4.700
Cnt<0>.Q Cnt<1>.D 4.700
Cnt<0>.Q Cnt<2>.D 4.700
Cnt<0>.Q Cnt<3>.D 4.700
Cnt<0>.Q Cnt<4>.D 4.700
Cnt<0>.Q Cnt<5>.D 4.700
Cnt<0>.Q Cnt<6>.D 4.700
Cnt<0>.Q Cnt<7>.D 4.700
Cnt<0>.Q Cnt<8>.D 4.700
Cnt<0>.Q Cnt<9>.D 4.700
Cnt<10>.Q Cnt<11>.D 4.700
Cnt<10>.Q Cnt<12>.D 4.700
Cnt<10>.Q Cnt<13>.D 4.700
Cnt<10>.Q Cnt<14>.D 4.700
Cnt<10>.Q Cnt<15>.D 4.700
Cnt<11>.Q Cnt<12>.D 4.700
Cnt<11>.Q Cnt<13>.D 4.700
Cnt<11>.Q Cnt<14>.D 4.700
Cnt<11>.Q Cnt<15>.D 4.700
Cnt<12>.Q Cnt<13>.D 4.700
Cnt<12>.Q Cnt<14>.D 4.700
Cnt<12>.Q Cnt<15>.D 4.700
Cnt<13>.Q Cnt<14>.D 4.700
Cnt<13>.Q Cnt<15>.D 4.700
Cnt<14>.Q Cnt<15>.D 4.700
Cnt<1>.Q Cnt<10>.D 4.700
Cnt<1>.Q Cnt<11>.D 4.700
Cnt<1>.Q Cnt<12>.D 4.700
Cnt<1>.Q Cnt<13>.D 4.700
Cnt<1>.Q Cnt<14>.D 4.700
Cnt<1>.Q Cnt<15>.D 4.700
Cnt<1>.Q Cnt<2>.D 4.700
Cnt<1>.Q Cnt<3>.D 4.700
Cnt<1>.Q Cnt<4>.D 4.700
Cnt<1>.Q Cnt<5>.D 4.700
Cnt<1>.Q Cnt<6>.D 4.700
Cnt<1>.Q Cnt<7>.D 4.700
Cnt<1>.Q Cnt<8>.D 4.700
Cnt<1>.Q Cnt<9>.D 4.700
Cnt<2>.Q Cnt<10>.D 4.700
Cnt<2>.Q Cnt<11>.D 4.700
Cnt<2>.Q Cnt<12>.D 4.700
Cnt<2>.Q Cnt<13>.D 4.700
Cnt<2>.Q Cnt<14>.D 4.700
Cnt<2>.Q Cnt<15>.D 4.700
Cnt<2>.Q Cnt<3>.D 4.700
Cnt<2>.Q Cnt<4>.D 4.700
Cnt<2>.Q Cnt<5>.D 4.700
Cnt<2>.Q Cnt<6>.D 4.700
Cnt<2>.Q Cnt<7>.D 4.700
Cnt<2>.Q Cnt<8>.D 4.700
Cnt<2>.Q Cnt<9>.D 4.700
Cnt<3>.Q Cnt<10>.D 4.700
Cnt<3>.Q Cnt<11>.D 4.700
Cnt<3>.Q Cnt<12>.D 4.700
Cnt<3>.Q Cnt<13>.D 4.700
Cnt<3>.Q Cnt<14>.D 4.700
Cnt<3>.Q Cnt<15>.D 4.700
Cnt<3>.Q Cnt<4>.D 4.700
Cnt<3>.Q Cnt<5>.D 4.700
Cnt<3>.Q Cnt<6>.D 4.700
Cnt<3>.Q Cnt<7>.D 4.700
Cnt<3>.Q Cnt<8>.D 4.700
Cnt<3>.Q Cnt<9>.D 4.700
Cnt<4>.Q Cnt<10>.D 4.700
Cnt<4>.Q Cnt<11>.D 4.700
Cnt<4>.Q Cnt<12>.D 4.700
Cnt<4>.Q Cnt<13>.D 4.700
Cnt<4>.Q Cnt<14>.D 4.700
Cnt<4>.Q Cnt<15>.D 4.700
Cnt<4>.Q Cnt<5>.D 4.700
Cnt<4>.Q Cnt<6>.D 4.700
Cnt<4>.Q Cnt<7>.D 4.700
Cnt<4>.Q Cnt<8>.D 4.700
Cnt<4>.Q Cnt<9>.D 4.700
Cnt<5>.Q Cnt<10>.D 4.700
Cnt<5>.Q Cnt<11>.D 4.700
Cnt<5>.Q Cnt<12>.D 4.700
Cnt<5>.Q Cnt<13>.D 4.700
Cnt<5>.Q Cnt<14>.D 4.700
Cnt<5>.Q Cnt<15>.D 4.700
Cnt<5>.Q Cnt<6>.D 4.700
Cnt<5>.Q Cnt<7>.D 4.700
Cnt<5>.Q Cnt<8>.D 4.700
Cnt<5>.Q Cnt<9>.D 4.700
Cnt<6>.Q Cnt<10>.D 4.700
Cnt<6>.Q Cnt<11>.D 4.700
Cnt<6>.Q Cnt<12>.D 4.700
Cnt<6>.Q Cnt<13>.D 4.700
Cnt<6>.Q Cnt<14>.D 4.700
Cnt<6>.Q Cnt<15>.D 4.700
Cnt<6>.Q Cnt<7>.D 4.700
Cnt<6>.Q Cnt<8>.D 4.700
Cnt<6>.Q Cnt<9>.D 4.700
Cnt<7>.Q Cnt<10>.D 4.700
Cnt<7>.Q Cnt<11>.D 4.700
Cnt<7>.Q Cnt<12>.D 4.700
Cnt<7>.Q Cnt<13>.D 4.700
Cnt<7>.Q Cnt<14>.D 4.700
Cnt<7>.Q Cnt<15>.D 4.700
Cnt<7>.Q Cnt<8>.D 4.700
Cnt<7>.Q Cnt<9>.D 4.700
Cnt<8>.Q Cnt<10>.D 4.700
Cnt<8>.Q Cnt<11>.D 4.700
Cnt<8>.Q Cnt<12>.D 4.700
Cnt<8>.Q Cnt<13>.D 4.700
Cnt<8>.Q Cnt<14>.D 4.700
Cnt<8>.Q Cnt<15>.D 4.700
Cnt<8>.Q Cnt<9>.D 4.700
Cnt<9>.Q Cnt<10>.D 4.700
Cnt<9>.Q Cnt<11>.D 4.700
Cnt<9>.Q Cnt<12>.D 4.700
Cnt<9>.Q Cnt<13>.D 4.700
Cnt<9>.Q Cnt<14>.D 4.700
Cnt<9>.Q Cnt<15>.D 4.700

Clock to Setup for clock Clk
Source Destination Delay
FDiv<0>.Q FDiv<10>.D 3.900
FDiv<0>.Q FDiv<11>.D 3.900
FDiv<0>.Q FDiv<12>.D 3.900
FDiv<0>.Q FDiv<13>.D 3.900
FDiv<0>.Q FDiv<14>.D 3.900
FDiv<0>.Q FDiv<15>.D 3.900
FDiv<0>.Q FDiv<16>.D 3.900
FDiv<0>.Q FDiv<17>.D 3.900
FDiv<0>.Q FDiv<18>.D 3.900
FDiv<0>.Q FDiv<19>.D 3.900
FDiv<0>.Q FDiv<1>.D 3.900
FDiv<0>.Q FDiv<2>.D 3.900
FDiv<0>.Q FDiv<3>.D 3.900
FDiv<0>.Q FDiv<4>.D 3.900
FDiv<0>.Q FDiv<5>.D 3.900
FDiv<0>.Q FDiv<6>.D 3.900
FDiv<0>.Q FDiv<7>.D 3.900
FDiv<0>.Q FDiv<8>.D 3.900
FDiv<0>.Q FDiv<9>.D 3.900
FDiv<10>.Q FDiv<11>.D 3.900
FDiv<10>.Q FDiv<12>.D 3.900
FDiv<10>.Q FDiv<13>.D 3.900
FDiv<10>.Q FDiv<14>.D 3.900
FDiv<10>.Q FDiv<15>.D 3.900
FDiv<10>.Q FDiv<16>.D 3.900
FDiv<10>.Q FDiv<17>.D 3.900
FDiv<10>.Q FDiv<18>.D 3.900
FDiv<10>.Q FDiv<19>.D 3.900
FDiv<11>.Q FDiv<12>.D 3.900
FDiv<11>.Q FDiv<13>.D 3.900
FDiv<11>.Q FDiv<14>.D 3.900
FDiv<11>.Q FDiv<15>.D 3.900
FDiv<11>.Q FDiv<16>.D 3.900
FDiv<11>.Q FDiv<17>.D 3.900
FDiv<11>.Q FDiv<18>.D 3.900
FDiv<11>.Q FDiv<19>.D 3.900
FDiv<12>.Q FDiv<13>.D 3.900
FDiv<12>.Q FDiv<14>.D 3.900
FDiv<12>.Q FDiv<15>.D 3.900
FDiv<12>.Q FDiv<16>.D 3.900
FDiv<12>.Q FDiv<17>.D 3.900
FDiv<12>.Q FDiv<18>.D 3.900
FDiv<12>.Q FDiv<19>.D 3.900
FDiv<13>.Q FDiv<14>.D 3.900
FDiv<13>.Q FDiv<15>.D 3.900
FDiv<13>.Q FDiv<16>.D 3.900
FDiv<13>.Q FDiv<17>.D 3.900
FDiv<13>.Q FDiv<18>.D 3.900
FDiv<13>.Q FDiv<19>.D 3.900
FDiv<14>.Q FDiv<15>.D 3.900
FDiv<14>.Q FDiv<16>.D 3.900
FDiv<14>.Q FDiv<17>.D 3.900
FDiv<14>.Q FDiv<18>.D 3.900
FDiv<14>.Q FDiv<19>.D 3.900
FDiv<15>.Q FDiv<16>.D 3.900
FDiv<15>.Q FDiv<17>.D 3.900
FDiv<15>.Q FDiv<18>.D 3.900
FDiv<15>.Q FDiv<19>.D 3.900
FDiv<16>.Q FDiv<17>.D 3.900
FDiv<16>.Q FDiv<18>.D 3.900
FDiv<16>.Q FDiv<19>.D 3.900
FDiv<17>.Q FDiv<18>.D 3.900
FDiv<17>.Q FDiv<19>.D 3.900
FDiv<18>.Q FDiv<19>.D 3.900
FDiv<1>.Q FDiv<10>.D 3.900
FDiv<1>.Q FDiv<11>.D 3.900
FDiv<1>.Q FDiv<12>.D 3.900
FDiv<1>.Q FDiv<13>.D 3.900
FDiv<1>.Q FDiv<14>.D 3.900
FDiv<1>.Q FDiv<15>.D 3.900
FDiv<1>.Q FDiv<16>.D 3.900
FDiv<1>.Q FDiv<17>.D 3.900
FDiv<1>.Q FDiv<18>.D 3.900
FDiv<1>.Q FDiv<19>.D 3.900
FDiv<1>.Q FDiv<2>.D 3.900
FDiv<1>.Q FDiv<3>.D 3.900
FDiv<1>.Q FDiv<4>.D 3.900
FDiv<1>.Q FDiv<5>.D 3.900
FDiv<1>.Q FDiv<6>.D 3.900
FDiv<1>.Q FDiv<7>.D 3.900
FDiv<1>.Q FDiv<8>.D 3.900
FDiv<1>.Q FDiv<9>.D 3.900
FDiv<2>.Q FDiv<10>.D 3.900
FDiv<2>.Q FDiv<11>.D 3.900
FDiv<2>.Q FDiv<12>.D 3.900
FDiv<2>.Q FDiv<13>.D 3.900
FDiv<2>.Q FDiv<14>.D 3.900
FDiv<2>.Q FDiv<15>.D 3.900
FDiv<2>.Q FDiv<16>.D 3.900
FDiv<2>.Q FDiv<17>.D 3.900
FDiv<2>.Q FDiv<18>.D 3.900
FDiv<2>.Q FDiv<19>.D 3.900
FDiv<2>.Q FDiv<3>.D 3.900
FDiv<2>.Q FDiv<4>.D 3.900
FDiv<2>.Q FDiv<5>.D 3.900
FDiv<2>.Q FDiv<6>.D 3.900
FDiv<2>.Q FDiv<7>.D 3.900
FDiv<2>.Q FDiv<8>.D 3.900
FDiv<2>.Q FDiv<9>.D 3.900
FDiv<3>.Q FDiv<10>.D 3.900
FDiv<3>.Q FDiv<11>.D 3.900
FDiv<3>.Q FDiv<12>.D 3.900
FDiv<3>.Q FDiv<13>.D 3.900
FDiv<3>.Q FDiv<14>.D 3.900
FDiv<3>.Q FDiv<15>.D 3.900
FDiv<3>.Q FDiv<16>.D 3.900
FDiv<3>.Q FDiv<17>.D 3.900
FDiv<3>.Q FDiv<18>.D 3.900
FDiv<3>.Q FDiv<19>.D 3.900
FDiv<3>.Q FDiv<4>.D 3.900
FDiv<3>.Q FDiv<5>.D 3.900
FDiv<3>.Q FDiv<6>.D 3.900
FDiv<3>.Q FDiv<7>.D 3.900
FDiv<3>.Q FDiv<8>.D 3.900
FDiv<3>.Q FDiv<9>.D 3.900
FDiv<4>.Q FDiv<10>.D 3.900
FDiv<4>.Q FDiv<11>.D 3.900
FDiv<4>.Q FDiv<12>.D 3.900
FDiv<4>.Q FDiv<13>.D 3.900
FDiv<4>.Q FDiv<14>.D 3.900
FDiv<4>.Q FDiv<15>.D 3.900
FDiv<4>.Q FDiv<16>.D 3.900
FDiv<4>.Q FDiv<17>.D 3.900
FDiv<4>.Q FDiv<18>.D 3.900
FDiv<4>.Q FDiv<19>.D 3.900
FDiv<4>.Q FDiv<5>.D 3.900
FDiv<4>.Q FDiv<6>.D 3.900
FDiv<4>.Q FDiv<7>.D 3.900
FDiv<4>.Q FDiv<8>.D 3.900
FDiv<4>.Q FDiv<9>.D 3.900
FDiv<5>.Q FDiv<10>.D 3.900
FDiv<5>.Q FDiv<11>.D 3.900
FDiv<5>.Q FDiv<12>.D 3.900
FDiv<5>.Q FDiv<13>.D 3.900
FDiv<5>.Q FDiv<14>.D 3.900
FDiv<5>.Q FDiv<15>.D 3.900
FDiv<5>.Q FDiv<16>.D 3.900
FDiv<5>.Q FDiv<17>.D 3.900
FDiv<5>.Q FDiv<18>.D 3.900
FDiv<5>.Q FDiv<19>.D 3.900
FDiv<5>.Q FDiv<6>.D 3.900
FDiv<5>.Q FDiv<7>.D 3.900
FDiv<5>.Q FDiv<8>.D 3.900
FDiv<5>.Q FDiv<9>.D 3.900
FDiv<6>.Q FDiv<10>.D 3.900
FDiv<6>.Q FDiv<11>.D 3.900
FDiv<6>.Q FDiv<12>.D 3.900
FDiv<6>.Q FDiv<13>.D 3.900
FDiv<6>.Q FDiv<14>.D 3.900
FDiv<6>.Q FDiv<15>.D 3.900
FDiv<6>.Q FDiv<16>.D 3.900
FDiv<6>.Q FDiv<17>.D 3.900
FDiv<6>.Q FDiv<18>.D 3.900
FDiv<6>.Q FDiv<19>.D 3.900
FDiv<6>.Q FDiv<7>.D 3.900
FDiv<6>.Q FDiv<8>.D 3.900
FDiv<6>.Q FDiv<9>.D 3.900
FDiv<7>.Q FDiv<10>.D 3.900
FDiv<7>.Q FDiv<11>.D 3.900
FDiv<7>.Q FDiv<12>.D 3.900
FDiv<7>.Q FDiv<13>.D 3.900
FDiv<7>.Q FDiv<14>.D 3.900
FDiv<7>.Q FDiv<15>.D 3.900
FDiv<7>.Q FDiv<16>.D 3.900
FDiv<7>.Q FDiv<17>.D 3.900
FDiv<7>.Q FDiv<18>.D 3.900
FDiv<7>.Q FDiv<19>.D 3.900
FDiv<7>.Q FDiv<8>.D 3.900
FDiv<7>.Q FDiv<9>.D 3.900
FDiv<8>.Q FDiv<10>.D 3.900
FDiv<8>.Q FDiv<11>.D 3.900
FDiv<8>.Q FDiv<12>.D 3.900
FDiv<8>.Q FDiv<13>.D 3.900
FDiv<8>.Q FDiv<14>.D 3.900
FDiv<8>.Q FDiv<15>.D 3.900
FDiv<8>.Q FDiv<16>.D 3.900
FDiv<8>.Q FDiv<17>.D 3.900
FDiv<8>.Q FDiv<18>.D 3.900
FDiv<8>.Q FDiv<19>.D 3.900
FDiv<8>.Q FDiv<9>.D 3.900
FDiv<9>.Q FDiv<10>.D 3.900
FDiv<9>.Q FDiv<11>.D 3.900
FDiv<9>.Q FDiv<12>.D 3.900
FDiv<9>.Q FDiv<13>.D 3.900
FDiv<9>.Q FDiv<14>.D 3.900
FDiv<9>.Q FDiv<15>.D 3.900
FDiv<9>.Q FDiv<16>.D 3.900
FDiv<9>.Q FDiv<17>.D 3.900
FDiv<9>.Q FDiv<18>.D 3.900
FDiv<9>.Q FDiv<19>.D 3.900

Clock to Setup for clock FDiv<11>.Q
Source Destination Delay
MuxDisplInstance/SelCnt<0>.Q MuxDisplInstance/SelCnt<1>.D 5.000


Pad to Pad List

Source Pad Destination Pad Delay



Number of paths analyzed: 460
Number of Timing errors: 460
Analysis Completed: Mon Apr 13 19:15:08 2009